[发明专利]数据传输芯片及电子设备在审
申请号: | 202111665986.0 | 申请日: | 2021-12-31 |
公开(公告)号: | CN116257484A | 公开(公告)日: | 2023-06-13 |
发明(设计)人: | 牛元君;魏志煌;黄君利;居海强 | 申请(专利权)人: | 华为技术有限公司 |
主分类号: | G06F15/17 | 分类号: | G06F15/17;G06F13/42 |
代理公司: | 北京三高永信知识产权代理有限责任公司 11138 | 代理人: | 郑晓玉 |
地址: | 518129 广东*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 数据传输 芯片 电子设备 | ||
一种数据传输芯片及电子设备,属于电子技术领域。其中,数据传输芯片的低速接口用于接收多路第一信号,数据传输芯片的高速串行接口用于将该多路第一信号以数据帧的方式串行传输至另一个数据传输芯片。由于数据传输芯片之间能够通过数据帧的方式串行传输多路信号,因此可以有效减少数据传输芯片之间所需设置的信号线的数量,进而简化电子设备的结构。又由于该高速串行接口的数据传输速率较高,因此可以有效确保该多路第一信号的传输效率。
本申请要求于2021年12月10日提交的申请号为202111509164.3、发明名称为“数据传输的方法”的中国专利申请的优先权,其全部内容通过引用结合在本申请中。
技术领域
本申请涉及电子技术领域,特别涉及一种数据传输芯片及电子设备。
背景技术
随着电子设备性能的提升,电子设备中的芯片数量也不断增多。例如,电子设备中一般包括多个复杂可编程逻辑器件(complex programmable logic device,CPLD),且不同CPLD之间一般通过多个接口通信。
由于CPLD中的每个接口均需通过多根信号线与另一CPLD中对应的接口连接,因此CPLD之间通过多个接口通信,会导致CPLD之间的信号线的数量较多,电子设备的结构较为复杂。
发明内容
本申请提供了一种数据传输芯片及电子设备,可以解决电子设备中芯片之间的信号线的数量较多,导致电子设备的结构较为复杂的技术问题。
第一方面,提供了一种数据传输芯片,该数据传输芯片包括高速串行接口和低速接口;该低速接口用于接收多路第一信号;该高速串行接口用于将多路第一信号以数据帧的方式串行传输至另一数据传输芯片;其中,高速串行接口的数据传输速率高于低速接口的数据传输速率。
由于数据传输芯片中的高速串行接口能够将多路第一信号以数据帧的方式串行传输至另一数据传输芯片,因此可以有效减少数据传输芯片之间所需设置的信号线的数量,进而节约了数据传输芯片的引脚资源,并简化了电子设备的结构。又由于该高速串行接口的数据传输速率较高,因此可以有效确保该多路信号的传输效率。
可以理解的是,该数据传输芯片可以包括一个或多个低速接口,每个低速接口可以具有多个引脚。上述多路第一信号可以是多个不同的低速接口接收到的信号,或者可以是同一个低速接口的不同引脚接收到的信号。
在一种可能的实现方式中,该高速串行接口,用于基于对多路第一信号进行采样得到的数据生成数据帧。由于高速串行接口能够在一个数据帧中携带多路第一信号的数据,因此有效提高了信号的传输效率和灵活性。
在另一种可能的实现方式中,该高速串行接口,用于基于数据传输芯片的时钟信号的频率对多路第一信号进行并行采样。
例如,高速串行接口可以按照第一采样频率对多路第一信号进行并行采样,该第一采样频率可以小于或等于数据传输芯片的时钟信号的频率,且可以是数据帧的传输频率的K1倍,K1为大于1的整数。通过将该第一采样频率设置的较高,可以确保第一信号的失真较少,进而使得另一数据传输芯片能够准确地恢复出第一信号。
在另一种可能的实现方式中,高速串行接口采样得到的数据可以包括按照采样时间的先后顺序依次排列的多个第一采样序列,每个第一采样序列包括对多路第一信号进行一次并行采样得到的多位采样值。
基于此,高速串行接口可以在基于采样得到的数据生成数据帧的过程中,同步发送该数据帧,而无需等待数据帧的各个字段均封装完成后再进行发送。由此,有效提高了数据的发送效率。
在另一种可能的实现方式中,该高速串行接口,还用于接收另一数据传输芯片以数据帧的方式串行发送的多路第二信号,并将多路第二信号传输至低速接口。
本申请提供的数据传输芯片中的高速串行接口既具有数据发送的功能,也具有数据接收的功能,即该高速串行接口能够实现数据的双向传输。
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