[发明专利]一种基于FPGA的SRIO高速总线的通讯系统

说明书

本申请提供了一种基于FPGA的SRIO高速总线的通讯系统，具体包括寄存器和中断控制模块，用于对事务类型和数据信息进行配置，给出反馈信号；SRIO源端模块，用于解析事务类型和数据信息，并发起对应的事务，产生NREAD中断和读写寄存器状态变化,产生事务请求，以及接收NREAD事务和DOORBELL事务请求接收端发来的响应；SRIO目的端模块，用于接收SRIO源端模块的事务请求并发送响应数据，产生DOORBELL寄存器状态变化和DOORBELL中断；Serial RapidIO Gen2 Endpoint IP模块，用于实现SRIO源端模块和SRIO目的端模块的SRIO逻辑层、物理层、传输层协议；DMA模块，用于对数据进行存取。通过本申请的处理方案，最大限度的发挥SRIO串行数据总线的速度，提高系统实时性。

技术领域

本申请涉及通信技术领域，尤其涉及一种基于FPGA的SRIO高速总线的通讯系统。

背景技术

高速串行接口SRIO作为RapidIO的一个重要分支，是面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速互联技术，已于2004年被国际标准化组织和国际电工协会批准为ISO/IECDIS 18372标准，可以实现最低引脚数量，支持复杂的可扩展拓扑，多点传输。十分适合用于芯片间及板间大规模数据的传输。SRIO高速串行总线因其低功耗、节省引脚、高带宽、高稳定性等特征，越来越多的被应用于芯片间或板间通讯，如广泛的应用于面向串行背板、DSP和相关串行数据平面连接应用的串行RapidIO接口，但SRIO协议最大支持单包256B的数据，并且无法直接对数据进行存取操作，如果使用软件对大量的数据进行分包、组包、收发、存取等操作会极大的限制SRIO总线的数据传输速率和实时性。

发明内容

有鉴于此，本申请实施例提供一种基于FPGA的SRIO高速总线的通讯系统，用以实现大量数据的自动、快速、准确的组包、拆包和数据的高速DMA存取，以最大限度的发挥SRIO串行数据总线的速度，提高系统实时性。

本申请实施例提供一种基于FPGA的SRIO高速总线的通讯系统，包括：

寄存器和中断控制模块，用于对事务类型和数据信息进行配置，给出反馈信号；

SRIO源端模块，与所述寄存器和中断控制模块通信连接，用于解析所述事务类型和数据信息，并发起对应的事务，产生NREAD中断和读写寄存器状态变化；产生事务请求，以及接收NREAD事务和DOORBELL事务请求接收端发来的响应；

SRIO目的端模块，与所述SRIO源端模块通信连接，用于接收所述SRIO源端模块的事务请求并发送响应数据，产生DOORBELL寄存器状态变化和DOORBELL中断；

Serial RapidIO Gen2 Endpoint IP模块，与所述SRIO源端模块和所述SRIO目的端模块分别通讯连接，用于实现SRIO逻辑层、物理层、传输层协议；

DMA模块，分别与所述SRIO源端模块和所述SRIO目的端模块通信连接，用于对数据进行存取。

根据本申请实施例的一种具体实现方式，所述事务请求包括带数据的事务请求和不带数据的事务请求，所述带数据的事务请求包括SWRITE事务和NWRITE事务，所述不带数据的事务请求包括NREAD事务和DOORBELL事务。

根据本申请实施例的一种具体实现方式，所述DMA模块采用赛灵思AXI_DATAMOVERIP，数据长度位最大23bit，地址位支持32bit-64bit，用户接口均为AXIS数据总线，一次命令最大读写7MB数据，并通过AXI_STREAM总线的握手信号实现数据流控制。