[发明专利]集成电路芯片验证方法、装置、电子设备及存储介质

说明书

本公开提供了集成电路芯片验证方法、装置、电子设备及存储介质，涉及人工智能芯片以及云计算等人工智能领域，其中的方法可包括：获取第一参数和第二参数，第一参数为要求的浮点数取值上限，第二参数为要求的浮点数取值下限；根据第一参数和第二参数分别生成随机化的浮点数的第一符号位、第一指数位和第一小数位；根据第一符号位、第一指数位以及第一小数位生成所述浮点数，利用所述浮点数进行集成电路芯片验证。应用本公开所述方案，可实现浮点数据的随机化，从而为集成电路芯片验证中相关运算单元的验证提供了所需的浮点数据激励等。

技术领域

本公开涉及人工智能技术领域，特别涉及人工智能芯片以及云计算等领域的集成电路芯片验证方法、装置、电子设备及存储介质。

背景技术

随机化数据激励对于集成电路芯片(IC，Integrated Circuit)验证来说非常重要，所述芯片可为语音芯片等。

目前，主流的IC验证平台通常都是基于system verilog搭建的，system verilog即指SV语言，是一种硬件描述和验证语言，而system verilog平台只提供针对定点(整型)数据的随机化方法，未提供针对浮点数据的随机化方法。

发明内容

本公开提供了集成电路芯片验证方法、装置、电子设备及存储介质。

一种集成电路芯片验证方法，包括：

获取第一参数和第二参数，所述第一参数为要求的浮点数取值上限，所述第二参数为要求的浮点数取值下限；

根据所述第一参数和所述第二参数分别生成随机化的浮点数的第一符号位、第一指数位和第一小数位；

根据所述第一符号位、所述第一指数位以及所述第一小数位生成所述浮点数；

利用所述浮点数进行集成电路芯片验证。

一种集成电路芯片验证装置，包括：参数获取模块、第一生成模块、第二生成模块以及验证模块；

所述参数获取模块，用于获取第一参数和第二参数，所述第一参数为要求的浮点数取值上限，所述第二参数为要求的浮点数取值下限；

所述第一生成模块，用于根据所述第一参数和所述第二参数分别生成随机化的浮点数的第一符号位、第一指数位和第一小数位；

所述第二生成模块，用于根据所述第一符号位、所述第一指数位以及所述第一小数位生成所述浮点数；

所述验证模块，用于利用所述浮点数进行集成电路芯片验证。

一种电子设备，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如以上所述的方法。

一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使计算机执行如以上所述的方法。

一种计算机程序产品，包括计算机程序/指令，所述计算机程序/指令被处理器执行时实现如以上所述的方法。

上述公开中的一个实施例具有如下优点或有益效果：可实现浮点数据的随机化，从而为集成电路芯片验证中相关运算单元的验证提供了所需的浮点数据激励，进而提升了验证效果等。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

附图用于更好地理解本方案，不构成对本公开的限定。其中：