[发明专利]一种应用于雷达信号处理的并行卷积方法及装置

说明书

本发明公开了一种应用于雷达信号处理的并行卷积方法及装置。该方法包括：对任意长输入信号和系统函数进行分段存储；所述输入信号为雷达激励信号，所述系统函数为雷达激励信号的目标响应函数；对分段存储后的输入信号和系统函数分别进行快速傅里叶变换；对快速傅里叶变换后的输入信号和系统函数进行复乘和逆快速傅里叶变换，得到多段卷积结果；对多段卷积结构按照设定规则和时间顺序依次叠加，得到最终的卷积结果。本发明采用多条流水线并行处理的方式，对输入信号和系统函数进行分段、存储、FFT、复乘、IFFT、重叠相加等一系列操作，实现卷积运算，缩短了处理的时间，从而提高了运行速度。

技术领域

本发明涉及雷达信号处理技术领域，特别是涉及一种应用于雷达信号处理的并行卷积方法及装置。

背景技术

信号处理应用中，卷积是非常常见而且重要的运算，如通信中的各种信号滤波、雷达模拟器中的回波运算等。在高速信号处理应用中，卷积运算速度直接影响着信号处理系统的响应时间，制约着系统的性能提高。

下面以合成孔径雷达实时闭环回波模拟器应用为例，在进行场景回波信号实时产生过程中，每收到一次回波计算参数数据包，需要进行一次卷积。雷达激励信号与系统函数进行卷积的点数比较多，运算量大，对系统的设计提出了挑战。设计的需求是在FPGA上实现任意长输入信号与与固定长(如8192点)系统函数之间的快速卷积(如保证流水状态下每30us内能完成4096点与8192点之间的卷积)。传统的卷积在进行卷积时，输入信号x(n)与系统函数h(n)必须为确定长度，无法完成任意长卷积。此外传统卷积处理延时较长(如在进行4096点与8192点的卷积运算时，仅FFT变换需要的时钟周期为32918个时钟周期。在200MHZ时钟下需要的时间为164.59us)，不能满足设计的需求。

发明内容

针对上述问题，本发明的目的是提供一种应用于雷达信号处理的并行卷积方法及装置，实现对任意长雷达激励信号的卷积运算，缩短了处理的时间，提高系统的运行速度。

为实现上述目的，本发明提供了如下方案：

一种应用于雷达信号处理的并行卷积方法，包括：

对任意长输入信号和系统函数进行分段存储；所述输入信号为雷达激励信号，所述系统函数为雷达激励信号的目标响应函数；

对分段存储后的输入信号和系统函数分别进行快速傅里叶变换；

对快速傅里叶变换后的输入信号和系统函数进行复乘和逆快速傅里叶变换，得到多段卷积结果；

对多段卷积结构按照设定规则和时间顺序依次叠加，得到最终的卷积结果。

可选地，将所述输入信号分为4段，将所述系统函数分为8段。

可选地，快速傅里叶变换采用了12条流水线并行的方式，其中输入信号4条流水线，系统函数8条流水线。

可选地，复乘及逆快速傅里叶变换采用32条流水线并行的方式。

本发明还提供了一种应用于雷达信号处理的并行卷积装置，包括：

第一分段存储模块，用于对输入信号进行分段存储；所述输入信号为雷达激励信号；

第二分段存储模块，用于对系统函数进行分段存储；所述系统函数为雷达激励信号的目标响应函数；

第一FFT计算模块，与所述第一分段存储模块连接，用于对分段后的输入信号进行快速傅里叶变换；

第二FFT计算模块，与所述第二分段存储模块连接，用于对分段后的系统函数进行快速傅里叶变换；

复乘及IFFT计算模块，与所述第一FFT计算模块和所述第二FFT计算模块连接，用于对快速傅里叶变换后的输入信号和系统函数进行复乘和逆快速傅里叶变换，得到多段卷积结果；