[发明专利]一种基于后台校准的间断式缓冲电路及模数转换器

权利要求书

1.一种基于后台校准的间断式缓冲电路，其特征在于，包括：

比较器；

正端差分电路，所述正端差分电路接入到所述比较器的正极输入端；

负端差分电路，所述负端差分电路接入到所述比较器的负极输入端；

后台校准电路，所述后台校准电路的输入端与所述比较器的输出端相连，输出端分别与所述正端差分电路和负端差分电路相连；

其中所述正端差分电路和负端差分电路的拓扑结构完全一致，均包括：

参考电容Cref，其一端接地；

电容阵列Cdac，其输入端与所述参考电容Cref另一端相连，输出端与所述比较器相连，用于在所述参考电容Cref充电结束后，切换所需的电荷由所述参考电容Cref来提供；

其中所述后台校准电路根据当前比较器输出的结果和之前储存的输出码，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值；

还包括缓存器，所述缓存器的输入端接参考电压Vref，输出端与所述电容阵列Cdac的输入端相连；

还包括通断开关，所述通断开关连接在所述缓存器的输出端；

所述电容阵列Cdac包括：

第一电容，所述第一电容的一端作为所述电容阵列Cdac的输入端；

第二电容，所述第二电容的一端与共模电压Vcm相连，另一端和所述第一电容的另一端相连后作为所述电容阵列Cdac的输出端；

还包括切换开关组，所述切换开关组连接在所述参考电容Cref和所述电容阵列Cdac之间；

所述切换开关组包括第一开关、第二开关、第三开关和第四开关，所述第一开关串接在所述正端差分电路的参考电容Cref和电容阵列Cdac之间，所述第二开关串接在所述正端差分电路的参考电容Cref和所述负端差分电路的电容阵列Cdac之间，所述第三开关串接在所述负端差分电路的参考电容Cref和电容阵列Cdac之间，所述第四开关串接在所述负端差分电路的参考电容Cref和所述正端差分电路的电容阵列Cdac之间。

2.根据权利要求1所述的一种基于后台校准的间断式缓冲电路，其特征在于，所述后台校准电路根据当前比较器输出的结果和之前储存的码数，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值，包括：

（1）在当前位比较完成后，当前位的输出码由比较器存储到后台校准电路中，所述后台校准电路内部会根据当前位输出码和先前所有的输出码来为所述参考电容Cref电荷量进行对应的校准；

（2）比较器完成输出后，电容阵列Cdac开始根据输出码进行电容切换，在切换开始时，将所述后台校准电路并入所述参考电容Cref中来抵消电荷量波动，使得所述参考电容Cref所具有的电压保持在一个稳定值上；

（3）在下一阶段开始时，将所述后台校准电路进行重置，以此类推，直到所有比特完成量化和补偿。

3.一种逐次逼近式模数转换器，其特征在于，包括：

权利要求1所述的基于后台校准的间断式缓冲电路；

采样电路，与所述电容阵列Cdac相连，用于将输入信号存储到所述电容阵列Cdac上等待后续量化；

时钟电路，分别与所述比较器和寄存器相连，用于在比较完成后控制所述比较器将比较结果输出到寄存器，控制寄存器按照比较器输出结果存储新的一位输出码并计算新的控制码用于校准电路电容分配；

寄存器，分别与所述比较器的输出端和后台校准电路的输入端相连，用于将所述比较器的输出码进行存储并计算校准电路控制码用于控制此次校准所需的补偿电容大小。

4.一种逐次逼近式辅助的流水线模数转换器，其特征在于，包括：

采样电路，用于输出信号；

多级依次串联的量化器，第一级量化器与所述采样电路的输出端相连，其余量化器均用于将前一级量化器输出的余量再次进行量化并将未量化的部分作为余量传导到下一级量化器，同时输出输出码；

数字校准电路，分别与每级量化器的输出码的输出端相连，用于将每一级量化器的输出码存储和校准成一个完整的输出码；

其中每个所述量化器均包括：

余量增益数模转换器和权利要求3所述的逐次逼近式模数转换器，所述余量增益数模转换器的输入端和逐次逼近式模数转换器的输入端相连，共同作为量化器的输入端，所述逐次逼近式模数转换器的输出端接入所述余量增益数模转换器，所述逐次逼近式模数转换器的输出端作为量化器的第一输出端，用于输出输出码，所述余量增益数模转换器的输出端作为量化器的第二输出端，用于输出当前级余量，以作为下一级量化器的输入。