[发明专利]一种粗粒度可重构阵列并行指令配置装置及处理器

说明书

本发明提供一种粗粒度可重构阵列并行指令配置装置及处理器。所述装置包括指令下发单元、处理单元、交换网络和路径控制单元；交换网络采用butterfly结构，设有n个输入端口和n个输出端口，指令下发单元的N个输出端口分别与交换网络的一个输入端口相连，M个处理单元分别与交换网络的一个输出端口相连；路径控制单元通过输出相应的控制码至交换网络使其n个输入端口和n个输出端口一一对应连通，从而使指令下发单元从其输出端口发送的指令经交换网络并行传送到处理单元。本发明能够实现指令的并行传输，提高了指令传输速度；相比于crossbar结构无论是连线数量还是交换单元的数量都有了大幅下降，降低了硬件成本。

技术领域

本发明涉及处理器技术领域，具体涉及一种用于处理单元指令配置的装置及方法。

背景技术

1999年，加州大学伯克利分校可重构技术研究中心的Dehon和Wawrzynel将可重构计算定义为具有如下特征的计算组织结构：一是在其制造之后，芯片的功能仍可定制以解决任何问题；二是很大程度地实现从任务到芯片的空间映射以完成计算。任何满足上述特征的计算方式都可称之为可重构计算。第一个特征说明可重构计算是在生产后可编程的，所以它具有类似于通用处理器的灵活性；第二个特征说明可重构计算使用空间并行计算方式，拥有较高的空间并行度，所以它具有类似于ASIC的高性能和低功耗，即高能量效率。

为了拥有较高的并行度，CGRA（Coarse-Grained Reconfigurable Array，粗粒度可重构阵列）处理器内部都会有一个数量庞大的处理单元阵列，例如Google在2017年发布的PIXEL 2手机中搭载的Pixel Vision Core采用了CGRA技术，其内部包含了12*12个处理单元（Processing Element，PE）的计算阵列，中心的8*8阵列支持数学运算，外围PE仅支持数据传输，所有的处理单元通过花环网络连接到一起，其整体结构如图4所示。CGRA处理器在切换不同计算任务时，需要动态更新各个PE单元中的指令。在PE数量较多的情况下，高效地进行配置刷新成为了一个较大挑战。

常用的指令配置通路结构有两种：一种为链状结构；一种为crossbar结构。链状结构如图5所示，即使用一条或多条总线将各个PE串联在一起，每个PE根据总线上的ID信息确认当前配置的指令是否属于自己，将不属于自己的配置信息传递给下一级。这种结构的优点是硬件结构简单，但由于每次只能配置一个或少数几个PE（可以用多条连同时配置），其配置效率很低，会极大地影响PE阵列任务切换的效率。crossbar结构如图6所示，图中由一个指令下发单元以及M个PE单元构成。指令下发单元包含N个下发端口，且每个下发端口都与全部PE单元相连，在每个PE单元内部也有一组N选1逻辑用于从N个接入的配置端口中选取当前与自己对应的端口并接收其传输的数据。这种结构的优点在于，随着指令下发单元端口数量的增加可以极大地提升指令的配置速度，但这也成为限制其规模的瓶颈。随着端口数量的增加，无论是指令下发单元与PE之间连线的数量，还是每个PE内部N选1逻辑的复杂度都会随之增加，其整体的复杂度为N*M。对于N和M较大的情况下，电路复杂度可以认为是无法接受的。

发明内容

为了解决现有技术中存在的上述问题，本发明提供一种粗粒度可重构阵列并行指令配置装置及处理器。

为了实现上述目的，本发明采用以下技术方案。

第一方面，本发明提供一种粗粒度可重构阵列并行指令配置装置，所述装置包括指令下发单元、处理单元、交换网络和路径控制单元；交换网络采用butterfly结构，设有n个输入端口和n个输出端口，指令下发单元的N个输出端口分别与交换网络的一个输入端口相连，M个处理单元分别与交换网络的一个输出端口相连；路径控制单元通过输出相应的控制码至交换网络使其n个输入端口和n个输出端口一一对应连通，从而使指令下发单元从其输出端口发送的指令经交换网络并行传送到处理单元；其中，n为2的幂次方，且n≥max{N,M}。