[发明专利]一种自适应接口FPGA软硬件协同仿真加速系统

说明书

本发明公开了一种自适应接口FPGA软硬件协同仿真加速系统。该系统包括：上位机和硬件板卡端，上位机包括仿真软件单元和通信单元，硬件板卡端包括主FPGA单元和从FPGA单元，仿真软件单元在运行仿真之前控制被测设计的配置流bit文件加载至从FPGA单元，并向主FPGA单元写入激励数据；通信单元负责仿真激励数据、仿真测试数据及被测设计配置数据的传输通信，根据用户测试需求选择PCIE XDMA或USB GPIF II其中一种通信方式；主FPGA单元接收被测FPGA设计仿真结果，并发送至通信单元；从FPGA单元根据激励数据对被测设计进行仿真测试，得到测试数据。本发明可以提高FPGA设计仿真验证的效率。

技术领域

本发明涉及FPGA仿真测试技术领域，特别是一种自适应接口FPGA软硬件协同仿真加速系统。

背景技术

FPGA(Field-Programmable Gate Array，可编程门阵列)仿真验证是FPGA设计测试的必要步骤，是保障FPGA设计质量的有效手段之一。在可编程逻辑器件设计中，对电路进行功能仿真时，现有的传统方法都是纯软件仿真，例如IES、Modelsim、Questasim、NC_Sim、Active-HDL等软件，都是在计算机或服务器上进行软件仿真。随着系统设计的复杂性不断增加，可编程逻辑门阵列(FPGA)器件使用的规模和设计复杂度增长迅猛，特别是针对大规模FPGA逻辑设计时，仿真运行时间长、效率低，尤其是在设计后期，需要进行回归测试时，电路规模庞大，仿真场景众多，用传统的软件仿真时会耗费数个小时、数天甚至数周的时间，从而导致测试周期大大延长，研发成本也相应剧增，最终降低了产品的市场竞争力。因此，需要发明一种针对FPGA设计的仿真验证的加速手段来满足实际应用需求。

目前，常用的FPGA软硬件协同仿真系统主要包括设置于用户PC端中的软件系统部分和对FPGA进行模拟的硬件系统部分。在FPGA仿真测试过程中，软件系统部分用于生成测试激励信号以及处理部分被测FPGA设计，硬件系统部分用于对其他部分被测FPGA设计进行测试得到测试数据。目前公开发表的FPGA软硬件协同仿真系统通信接口单一，且被测设计的加载均需采用下载线手动加载，并且在对FPGA进行仿真时是针对部分被测FPGA设计工程的仿真加速，而不能对整体的被测FPGA设计工程进行加速测试，导致仿真测试的效率较低且系统适应性不强。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供了一种自适应接口FPGA软硬件协同仿真加速系统。

为了解决上述技术问题，本发明实施例提供的一种自适应接口FPGA软硬件协同仿真加速系统，所述系统包括：上位机和硬件板卡端，所述上位机包括：仿真软件单元和通信单元，所述硬件板卡端包括：主FPGA单元和从FPGA单元，其中，

所述仿真软件单元，被配置为产生被测设计仿真的激励数据通过DMA写函数向所述主FPGA单元写入激励数据，并通过DMA读函数回读仿真测试数据，在运行仿真之前控制被测设计的配置流bit文件通过所述通信单元和所述主FPGA单元加载至所述从FPGA单元，同时控制仿真软件进行波形显示；

所述通信单元，被配置为仿真激励数据、仿真测试数据以及被测设计配置数据的传输通信；

所述主FPGA单元，被配置为接收所述激励数据，经缓存后，通过通信接口发送至所述从FPGA单元，并通过所述通信接口接收来自所述从FPGA单元的被测FPGA设计仿真结果，经缓存后，通过通信接口发送至所述通信单元，并在仿真开始前接收来自通信模块的从FPGA配置文件完成对从FPGA单元的配置加载；

所述从FPGA单元，被配置为缓存所述激励数据，根据所述激励数据对被测设计进行仿真测试，得到测试数据，并将所述测试数据发送至所述主FPGA单元。

可选地，所述仿真软件单元包括：软件仿真环境、软件接口模块和自动加载控制模块，其中，