[发明专利]一种自适应接口FPGA软硬件协同仿真加速系统

权利要求书

1.一种自适应接口FPGA软硬件协同仿真加速系统，其特征在于，所述系统包括：上位机和硬件板卡端，所述上位机包括：仿真软件单元和通信单元，所述硬件板卡端包括：主FPGA单元和从FPGA单元，其中，

所述仿真软件单元，被配置为产生被测设计仿真的激励数据通过DMA写函数向所述主FPGA单元写入激励数据，并通过DMA读函数回读仿真测试数据，并在运行仿真之前控制被测设计的配置流bit文件通过所述通信单元和所述主FPGA单元加载至所述从FPGA单元，同时控制仿真软件进行波形显示；

所述通信单元，被配置为仿真激励数据、仿真测试数据以及被测设计配置数据的传输通信；

所述主FPGA单元，被配置为接收所述激励数据，经缓存后，通过通信接口发送至所述从FPGA单元，并通过所述通信接口接收来自所述从FPGA单元的被测FPGA设计仿真结果，经缓存后，通过通信接口发送至所述通信单元，并在仿真开始前接收来自通信模块的从FPGA配置文件完成对从FPGA单元的配置加载；

所述从FPGA单元，被配置为缓存所述激励数据，根据所述激励数据对被测设计进行仿真测试，得到测试数据，并将所述测试数据发送至所述主FPGA单元。

2.根据权利要求1所述的系统，其特征在于，所述仿真软件单元包括：软件仿真环境、软件接口模块和自动加载控制模块，其中，

所述软件仿真环境，被配置为对仿真软件进行仿真控制，按照预设bit位序产生被测设计仿真的激励数据和回读仿真测试数据，并在所述仿真软件的软件界面上进行实时显示激励数据波形和仿真测试数据波形；

所述软件接口模块，被配置为采用C语言编程，完成设定子函数的封装以及功能调度程序，并通过预设接口与所述软件仿真环境进行数据接口交互；

所述自动加载控制模块，被配置为在运行仿真之前，控制被测设计的配置流bit文件通过所述通信单元和所述主FPGA单元加载至所述从FPGA单元，以进行被测设计的自动加载。

3.根据权利要求1所述的系统，其特征在于，所述通信单元包括：PCIE通信模块和USB通信模块，其中，

所述PCIE通信模块，被配置为将所述激励数据通过PCIE发送至硬件板卡端，并从所述硬件板卡端读取仿真测试数据通过PCIE传送至所述仿真软件单元；

所述USB通信模块，被配置为将所述激励数据通过USB发送至硬件板卡端，并从所述硬件板卡端读取仿真测试数据通过USB传送至所述仿真软件单元。

4.根据权利要求3所述的系统，其特征在于，所述PCIE通信模块包括：PCIE驱动程序接口和PCIE插槽接口，其中，

所述PCIE驱动程序接口以库函数的方式通过C语言接口调用，使上位机程序能够通过PCIE总线与主FPGA单元进行通讯；

所述仿真软件单元生成的激励数据经过PCIE应用程序对应的驱动程序函数接口发送至所述PCIE插槽接口，并从所述PCIE插槽接口获取仿真测试数据；

所述PCIE插槽接口为PC主板自带的X16的金手指插槽，以将激励数据发送给硬件板卡端，并从所述硬件板卡端读取仿真测试数据并传送至所述仿真软件单元程序。

5.根据权利要求3所述的系统，其特征在于，所述USB通信模块包括：USB3.0控制器FX3以及USB3.0数据线，

所述仿真软件单元通过所述USB3.0数据线与所述主FPGA单元通信连接，通过所述USB3.0控制器FX3芯片与所述主FPGA单元进行高速数据通信。

6.根据权利要求1所述的系统，其特征在于，所述主FPGA单元包括：XDMA通信/GPIF II通信逻辑模块、DDR3缓存逻辑模块、DDR3读写仲裁逻辑模块、GTX通信逻辑模块和从FPGA配置逻辑模块。

7.根据权利要求1所述的系统，其特征在于，所述从FPGA单元包括：被测设计DUT逻辑模块、DUT控制逻辑模块和GTX通信逻辑模块，其中，

所述被测设计DUT逻辑模块，被配置为装载被测设计，将需要仿真加速的被测设计工程整体加载到从FPGA单元逻辑框架中，在仿真开始前，仿真软件单元首先将从FPGA单元设计的配置流文件通过通信单元送入主FPGA单元中，对从FPGA单元进行自动配置，随后即可进行被测设计的硬件仿真测试；

所述DUT控制逻辑模块，被配置为控制被测设计仿真时钟树的工作状态和控制被测设计接口数据的读写；缓存激励数据，并输出激励数据至被测FPGA设计；缓存被测FPGA设计输出的测试数据，并将测试数据通过GTX通信模块发送给主FPGA单元；

所述GTX通信逻辑模块，被配置为根据协议形成实现链路层功能，并以AXI4_Stream协议接口与发送端和接收端实现用户数据交互。