[发明专利]一种基于FPGA的多路视频信号缓存控制方法及系统

说明书

本发明提供了一种基于FPGA的多路视频信号缓存控制方法及系统，属于视频信号处理领域，方法包括：将多组视频源进行数据重组生成多组输入数据包并记数；对输入数据包进行优先级划分且对输入数据包编码；若输入数据包的数据缓存量达到迸发量，启动DDR写请求信号；转换成AXI4 Stream总线格式进行DDR写操作；设置FIFO_OUT输出优先级；若FIFO_OUT数据缓存量小于等于两倍迸发带宽的输出数据包，启动读请求信号，结合读完成信号，读取输出数据包解码后写入对应FIFO_OUT，输出视频数据；本发明有效实现多路视频信号的缓存控制，同时简化了视频信号转换成AXI4 Stream的时序控制。

技术领域

本发明属于视频信号处理领域，更具体地，涉及一种基于FPGA的多路视频信号缓存控制方法及系统。

背景技术

基于SoC嵌入式系统进行开发设计是视频处理领域的一大趋势。2010年Xilinx公司推出首个Znyq系列嵌入式系统原型，将ARM处理器与传统FPGA结合，芯片内部通过AXI4标准总线互联，从而实现高灵活性、高可配置性和高计算性能的开发设计。经过近10年的发展，Znyq SoC平台有效提升了视频处理领域视频信号计算性能和显示处理可配置性能等诸多瓶颈问题，已经发展成为视频信号处理领域较为成熟的解决方案。

在军用及工业视频处理领域，为满足不同场景下视频处理功能定制化和高计算性能的需求，视频设备支持多组视频信号处理，广泛采用FPGA方案。一方面，MPsoc、Znyq等SoC嵌入式视频处理方案基于AXI4标准总线互联，配置灵活，能够有效解决基于传统FPGA芯片平台视频设备功能单一、配置性能较差等问题。因此结合传统FPGA视频设备进行基于MPsoc、Znyq等嵌入式平台的移植能够较大程度提升视频处理装备产品功能性能；另一方面，大量视频数据的计算对FPGA计算资源提出了较高的要求，基于Xilinx官方IP的视频数据与AXI总线数据转换需要消耗大量的FPGA资源，基于行缓存视频方法对缓存颗粒利用率低，基于帧缓存方法缓存效率较低，因此基于FPGA的多路视频处理亟需开发数据处理效率高、资源消耗小的架构满足日益增长的功能性能需求。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种基于FPGA的多路视频信号缓存控制方法及系统，旨在解决现有的多路视频信号的缓存需要额外配置IP核Video TimingController、Video to AXIs，AXIS to Video IP核，基于行缓存视频方法对缓存颗粒利用率低，且基于帧缓存方法缓存效率较低的问题。

为实现上述目的，一方面，本发明提供了一种基于FPGA的多路视频信号缓存控制方法，包括以下步骤：

(1)根据输入视频源分辨率，将多组视频源的视频位宽转化为2^k位进行多组数据重组生成多组输入数据包，并对每一数据包中的数据进行记数；

(2)对多组输入数据包进行优先级划分后，将多组输入数据包通过多组FIFO_IN单独缓存；

(3)当FIFO_IN中输入数据包的数据缓存量达到AXI4 Stream迸发量时启动DDR的写请求信号；同时对本次迸发的输入数据包与对应视频源进行编码；

(4)将编码后的输入数据包、写请求信号和有效写地址转换成AXI4 Stream总线格式进行DDR写操作，完成对多组视频源的缓存；

(5)通过多组FIFO_OUT对多组视频源缓存输出，设置FIFO_OUT输出优先级，并对多组FIFO缓存数据量单独计数；

(6)当任意一组FIFO_OUT数据缓存量小于等于两倍迸发带宽的输出数据包时，启动DDR的读请求信号，结合Rd_last指令，依次从DDR读取输出数据包数据并解码后写入对应FIFO_OUT，输出视频位宽2^k位的视频数据；