[发明专利]一种基于FPGA的多路视频信号缓存控制方法及系统

权利要求书

1.一种基于FPGA的多路视频信号缓存控制方法，其特征在于，包括以下步骤：

(1)根据输入视频源分辨率，将多组视频源的视频位宽转化为2^k位进行多组数据重组生成多组输入数据包，并对每一数据包中的数据进行记数；

(2)对多组输入数据包进行优先级划分后，将多组输入数据包通过多组FIFO_IN单独缓存；

(3)当FIFO_IN中输入数据包的数据缓存量达到AXI4 Stream迸发量时启动DDR的写请求信号；同时对本次迸发的输入数据包与对应视频源进行编码；

(4)将编码后的输入数据包、写请求信号和有效写地址转换成AXI4Stream总线格式进行DDR写操作，完成对多组视频源的缓存；

(5)通过多组FIFO_OUT对多组视频源缓存输出，设置FIFO_OUT输出优先级，并对多组FIFO缓存数据量单独计数；

(6)当任意一组FIFO_OUT数据缓存量小于等于两倍迸发带宽的输出数据包时，启动DDR的读请求信号，结合Rd_last指令，依次从DDR读取输出数据包数据并解码后写入对应FIFO_OUT，输出视频位宽2^k位的视频数据；

(7)从视频位宽2^k位的视频数据中读出有效视频信息并显示，实现多路视频信号缓存控制；其中，k为正整数；所述输入数据包的位宽为2的指数次方倍。

2.根据权利要求1所述的多路视频信号缓存控制方法，其特征在于，所述步骤(4)中AXI4 Stream总线格式的转换方法为：

设置DDR为Packet mode模式，当DDR写请求开启后启动DDR写入使能，写地址有效被声明，DMA锁定信号Dma_lock拉高，占用DMA操作；

将编码后的输入数据包、视频行信号、视频场信号、写请求信号和有效写地址进行逻辑时序控制，最终转换成AXI4 Stream总线格式进行传输。

3.根据权利要求1或2所述的多路视频信号缓存控制方法，其特征在于，所述本次迸发的输入数据包的获取及更新方式为：

启动DDR的写请求信号后，根据视频信号所在FIFO_IN中视频通道的优先级，将FIFO_IN中的当前输出数据包作为本次AXI4 Stream迸发的输入数据包；

当对FIFO_IN中的当前输出数据包完成写操作时，接收写完成信号Wr_last，再读取FIFO_IN中其他视频通道的输出数据包更新本次AXI4 Stream迸发的输入数据包；

对同时输入的视频信号，将高优先级通道的输出数据包作为本次AXI4Stream迸发的输入数据包。

4.根据权利要求3所述的多路视频信号缓存控制方法，其特征在于，所述步骤(6)具体包括以下步骤：

(6.1)当任意一组FIFO_OUT缓存数据量小于等于两倍迸发带宽的输出数据包时，设置DDR为Packet mode，启动DDR读入使能，读地址有效被声明，DMA锁定信号Dma_lock拉高；

(6.2)结合读完成信号Rd_last，从DDR读取最高优先级输出数据包并解码后写入FIFO_OUT，输出视频位宽2^k位的视频数据。

5.根据权利要求4所述的多路视频信号缓存控制方法，其特征在于，所述步骤(6.2)具体包括以下步骤：

当最高优先级输出数据包读操作完成时，发出读完成信号Rd_last，读取其他输出数据包中最高优先级的输入数据包。

6.根据权利要求2所述的多路视频信号缓存控制方法，其特征在于，

当设置DDR为Packet mode时，在每次写请求有效时，判断当前输入数据包的视频源通道编号wr_pointer，对首次写入的输入数据包生成初始地址；通过偏移地址进行多组输入数据包的连续写入；

写地址有效在写入使能期间被声明，直至写完成信号Wr_last有效时解除。