[发明专利]一种减少电容和开关数量的逐次逼近型模数转换器

说明书

本发明公开了一种减少电容和开关数量的逐次逼近型模数转换器，包括顺次电连接的DAC模块、电压比较器和SAR逻辑控制电路，SAR逻辑控制电路输出开关控制信号控制DAC模块输出，在电压比较器完成比较。本发明电容阵列采用分段电容结构，提出最少电容数量的分段计算方法，有效降低了所需的电容数量，本发明与传统电容阵列相比可节省近96％的电容数，与其他形式的分段电容结构相比可节省37％～90％的电容数量；使用更为简单的CMOS互补开关作为开关，进一步在高电位段增加一个单位电容，从而使低电位段电容无需采样，进而节省了开关开销；通过对电容阵列高电位段最高权重组电容进行分裂，使其在电荷转移阶段无需通过开关接入共模电平Vcm，由此可以节省近20％的开关开销。

技术领域

本发明涉及一种逐次逼近型模数转换器，尤其涉及一种减少电容和开关数量的逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC)是一种中高精度和中等速度的模数转换器，因其低功耗、面积小等优点，常用于移动设备、生物信号处理、医疗设备等场合。

SARADC模数转换器其原理是采用二进制搜索算法(Binary Search Algorithm)，系统结构利用一个DAC产生一系列模拟电压值和输入信号电压通过电压比较器进行比较，逐步确定最终的数字编码D[0]，D[1]，……，D[n]。在理想的转换器中，输入电压信号Vin等于电容中冗余电压V_residual与已转换的DAC电压V_DAC之和。当最后一次转换完成后，冗余电压V_residual应为0V，此时输入电压Vin等于DAC电压V_DAC，说明系统已将输入信号全部转换为了数字信号。

但在实际中，由于电容数量过多、开关数量巨大，会导致电容失配、能耗开销过大等问题，最终使得输入信号无法全部被转换，从而造成线性和非线性误差。现常用的模数转换器电路中，为了减少电容数量一般会采用电容分段阵列，即采用桥接电容将原来的电容阵列分成两段，且每段都按照二进制权值赋值于电容。而电容接入不同参考电平也决定了所使用开关数量的多少，在计算能量时，电容本身并无能量消耗，消耗的能量是开关切换时所产生的能耗，所以减少开关数量也可降低系统能耗。现在的设计一般存在如下几个问题：1、传统的电容阵列所需电容数量较多，可引入分段电容技术对电容阵列进行分段，但如何分段最优尚未解决，实际大多根据经验确定；2、采用栅压自举开关在采样时会受到衬底偏置效应的影响而使得导通电阻与输入信号有关，影响线性度，且在传统的结构中一半需要使用2N个栅压自举开关，带来了很大的功耗和面积开销；3、在保证电容阵列精度的同时，要考虑如何减少开关数量。

发明内容

发明目的：针对以上问题，本发明提出一种减少电容和开关数量的逐次逼近型模数转换器，有效降低了所需的电容数量，并且节省了开关开销。

技术方案：本发明所采用的技术方案是一种减少电容和开关数量的逐次逼近型模数转换器，一种减少电容和开关数量的逐次逼近型模数转换器，包括顺次电连接的DAC模块、电压比较器和SAR逻辑控制电路，SAR逻辑控制电路输出开关控制信号控制DAC模块输出，在电压比较器完成比较，所述DAC模块包括同相端处理模块和反相端处理模块，所述同相端处理模块包括同相端电容阵列、同相端开关控制电路和同相端采样电路，所述同相端电容阵列被串联的耦合电容分为低电位段电容阵列和高电位段电容阵列，每段电容阵列均是以二进制的权值顺序并联的电容，所述高电位段电容阵列的最高权重位由分裂电容组C9和C9s构成，两个分裂电容组中的并联电容数量相等；除所述分裂电容组以外的同相端高电位电容阵列的自由点通过同相端开关控制电路选择连接共模电平Vcm、同相参考电平VRP、反相参考电平VRN或者同相输入信号V_ip，所述分裂电容组的自由点通过同相端开关控制电路选择接入同相参考电平VRP、反相参考电平VRN或者同相输入信号V_ip；所述同相端电容阵列的公共点作为同相端处理模块的输出接电压比较器的同相输入端；反相端处理模块的电路结构与同相端处理模块对称，其输出接入电压比较器的反相输入端。