[发明专利]基于多FPGA系统的并行RTL综合方法、存储介质

说明书

本发明公开了一种基于多FPGA系统的并行RTL综合方法、存储介质。其中基于多FPGA系统的并行RTL综合方法，包括：根据顶部节点对被测试设计的各个实例进行遍历创建层次树；并行遍历所述层次树对每一个模块进行唯一化处理，并记录唯一化处理后的模块的哈希值；以模块为单位，对各模块进行并行细化和逻辑映射，将各模块对应的被测试设计从RTL转换为门级电路；将各个模块对应的门级电路合并为一个整体形成层次化网表；统计层次化网表所消耗的资源，并根据资源约束自动选择超图单元；采用分割工具进行分割，形成各个FPGA对应的网表。本发明实现了RTL的并行综合处理，不仅可以应对大规模的集成电路，同时还可以提高仿真验证效率。

技术领域

本发明涉及集成电路仿真的技术领域，尤其涉及将RTL进行并行综合的方法。

背景技术

基于纯软件的大规模集成电路的系统仿真验证效率非常低，将大大增加芯片研发周期，尤其对14纳米以上先进制程的大规模集成电路芯片而言，是不可忍受的。因此业界推崇利用基于多FPGA系统的硬件仿真加速技术来加快芯片的系统仿真验证。

RTL综合就是将硬件描述语言的RTL级代码转变为门级网表，这是用于基于RTL的设计进行仿真验证的一个必要步骤，现有技术中会将大规模集成电路对应的RTL级代码整个输入到相应的工具中，来得到对应的门级网表，这样很容易造成工具卡死、崩溃，同时转化的效率也比较低。因此，现有的多FPGA系统能够处理的门级电路规模最高为3亿门左右。而现有的大规模集成电路对应的门级电路的规模是10亿门以上，如果把这种大型规模的门级电路采用现有技术来进行处理时，很容易造成对应的系统崩溃卡死。

现有的多FPGA系统，通常只采用了4个FPGA，在面对大型集成电路时，即便单纯增加FPGA的数量，由于传统的方式编译时间过长，导致调试非常费时间，甚至出现无法编译的情况。

因而如何提供一种将RTL进行并行综合的方法是业界亟待解决的技术问题。

发明内容

为了解决现有技术中大规模集成电路对应的RTL设计处理效率低的技术问题，本发明提出一种基于多FPGA系统的并行RTL综合方法、存储介质。

本发明提出的基于多FPGA系统的并行RTL综合方法，包括：

步骤10，用户确定被测试设计的各个模块以及顶部节点，所述模块由至少一个实例组成；

步骤11，根据顶部节点对被测试设计的各个实例进行遍历创建层次树；

步骤12，并行遍历所述层次树对每一个模块进行唯一化处理，并记录唯一化处理后的模块的哈希值；

步骤13，以模块为单位，对各模块进行并行细化和逻辑映射，将各模块对应的被测试设计从RTL转换为门级电路；

步骤14，将各个模块对应的门级电路合并为一个整体形成层次化网表；

步骤15，统计层次化网表所消耗的资源，并根据资源约束自动选择超图单元；

步骤16，采用分割工具进行分割，形成各个FPGA对应的网表。

进一步，还包括：

步骤20，当用户修改对应的被测试设计时，确定最新的被修改的设计文件；

步骤21，基于被修改的设计文件执行所述步骤10至12，得到唯一化处理后的模块的新的哈希值；

步骤22，将唯一化处理后的模块的新的哈希值与之前记录的哈希值进行比较；

步骤23，将哈希值不一致的唯一化处理后的模块记录为被修改的模块；哈希值一致的模块记录为未修改的模块；

步骤24，基于被修改的模块执行所述步骤14；

步骤25，将步骤24得到的门级电路和未修改的模块对应的门级电路合并为一个整体形成层次化网表；

步骤26，基于步骤25得到的层次化网表执行步骤15-16。