[发明专利]一种基于PCIe的通信协议栈硬件加速架构构建方法

权利要求书

1.一种基于PCIe的通信协议栈硬件加速架构构建方法，采用PCIe通用接口实现通信协议栈与FPGA的数据交互，通信协议栈仿真平台搭建在上位机PC上，FPGA中使用AXI总线架构进行数据的传输；其特征在于，所述PCIe通用接口包括PCIe通用接口软件接口和PCIe通用接口硬件接口；PCIe通用接口软件接口集成在通信协议栈仿真平台中；其中，PCIe表示高速串行计算机扩展总线标准，FPGA表示现场可编程逻辑门阵列；

所述PCIe通用接口硬件接口中设置有XDMA IP核；所述FPGA中设置有AXIDMA IP核、MIGIP核、DDR和FIFO存储器；其中，DDR表示双倍速率同步动态随机存储器，FIFO代表先进先出；

所述PCIe通用接口硬件接口中，设置XDMA的pcie_mgt接口接收上位机传入的数据，再由M_AXI接口将数据输出通过MIG保存在FPGA的DDR中，此时数据在AXI4总线上；AXIDMA的MM2S通道获取所述DDR中的数据并转换为AXI4-Stream总线上的数据；所述FPGA内部使用AXI4-Stream总线读取数据；FPGA对数据处理完成后，先将数据传输进入FIFO的M_AXIS接口，同步电路中的时钟信号，再将数据从FIFO的S_AXIS流出返回DDR中；XDMA的M_AXI接口通过MIG将DDR中的数据读到自己的内存中再由pcie_mgt接口返回到上位机；

所述PCIe通用接口硬件接口中，设置XDMA的usr_irq_req接口接收AXIDMA产生的中断信号并传输给上位机；PC传给FPGA内部的控制命令由AXI4-Lite总线传输。

2.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述的上位机PC通过FPGA中AXIDMA产生的中断信号判断数据在FPGA中传输的情况，由XDMA的usr_irq_req接口接收AXIDMA的中断信息并向PC传输；当中断信号由1变0，代表AXIDMA正常工作，可以传输数据；当中断信号由0变1，代表数据传输已经结束，需要清除中断才能继续传输数据。

3.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述上位机PC的通信协议栈仿真平台，向FPGA发送传输数据和控制信息时，首先，将要传输的数据保存在一片连续的内存中，采用内存映射访问PCIe的设备文件；访问h2c接口把数据传到DDR中，访问c2h接口把数据从对应地址的DDR中取出；其次，访问AXIDMA寄存器，控制AXIDMA的开关和清除中断，PC访问event接口获取AXIDMA中断状态，中断存在则清除中断。

4.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述的通信协议栈仿真平台中设置有图像采集与还原模块，用于读取采集的视频图像存储在一个列表中，确定一帧时间传输的数据量，将视频分成n帧传输，n为正整数。

5.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述架构，采用上位机通信加FPGA在线逻辑分析的方式进行验证，在XDMA的输入和输出接口、DDR的数据输入输出接口和AXIDMA的输入输出接口加入集成逻辑分析器ILA IP核抓取信号，然后观察FPGA中信号传输是否正确。

6.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述的PCIe通用接口软件接口的实现方式是：将PCIe主机程序封装成函数，函数输入参数是传输数据，返回值为FPGA处理后的数据；根据OAI编译规则定义一个PCIe_interface文件存储PCIe_interface函数，并将该文件封装在tools文件夹中，同时将宏定义和头文件添加到其他文件中，并且在OAI对应的编译文件中加入编译语句。