[发明专利]一种多相位时钟产生电路及模数转换器

说明书

本发明涉及一种多相位时钟产生电路及模数转换器，其中所述多相位时钟产生电路包括移位寄存器链。其中所述移位寄存器链包括3个或以上数量的锁存器(Latch)，这些锁存器分为至少2个分组，其中第一分组包括1个或以上数量的锁存器，第二分组包括2个或以上数量的锁存器；其中每一分组中相邻两锁存器间级联。本发明涉及的所述多相位时钟产生电路，其能够折衷考虑移位寄存器链内部不可避免的传播延时以及各路分频时钟信号相位间隔较小的情况。

技术领域

本发明涉及一种时钟产生电路，尤其是一种多相位时钟产生电路及模数转换器。

背景技术

模数转换器(Analog-to-Digital Converters，ADC)是实现由模拟信号到数字信号转换的电路，以实现用数字信号处理器处理自然界中的模拟信号，其具有非常广泛的应用领域和前景。为了提高ADC的采样速率，业界开发出了一种多路时间交织架构的ADC。而在多路时间交织架构ADC中，其所采用的多相位时钟产生电路对实现其功能和保证其性能具有至关重要的作用。

其中，为了确定多路时钟信号的相位顺序关系，业界一般采用基于触发器的移位寄存方式。假设多路时间交织架构ADC的系统主时钟为CK_master，多相位时钟之间的相位延迟均与CK_master的周期有关。

请参阅图1、2所示，其图示了一种由4个D触发器(DFF，D Flip-Flop)10’构成的移位寄存器链100’以及其理想状态下的输出时序。如图所示，其中CK4_IP、CK4_QP、CK4_IN、CK4_QN是系统主时钟CK_master的4分频时钟，各分频时钟信号前后相位差为90°，即第一位的分频时钟信号CK4_IP和第二位的分频时钟信号CK4_QP的相位差为90°，各个分频时钟信号彼此间的延迟为一个系统主时钟周期。CK16_IN是系统主时钟的16分频，其占空比为1:4。

进一步的，在由所述4个D触发器10’组成移位寄存器链100’中，CK16_IN作为输入信号，利用所述主时钟信号的4分频时钟信号CK4_IP、CK4_QP、CK4_IN、CK4_QN依次作为触发所述DFF的时钟信号，CK163:0是输出时钟。假设所述D触发器的传播延迟(CK-Q)为t_c-q，建立时间为t_set-up，则上述电路正确工作所要求的时序约束条件之一为：

t_c-q+t_set-up≤T

其中，T表示系统主时钟CK_master的周期。

为了方便分析，可忽略t_set-up的影响，则所述D触发器的传播延迟需要小于一个系统主时钟周期。当系统主时钟频率较低时，这个条件比较容易满足。

但对于多路时间交织架构的ADC而言，其系统主时钟频率一般都比较高。例如，若系统主时钟频率为64GHz，则其主时钟周期为15.625ps，这会给时钟产生电路的正常工作带来很大挑战。如果D触发器的传播延迟大于一个系统主时钟周期，则无法得到正确的时序。请参阅图3所示，其图示了一种因所述D触发器传播延迟偏大而引发的错误时序。

如图3中所示，在CK4_IP上升沿触发下，输入时钟CK16_IN传输给CK160。理想情况下，CK160作为下一级触发器的输入，应该被与CK4_IP上升沿紧邻的CK4_QP上升沿采样。由于所述D触发器10’传播延迟的影响，导致CK160上升沿与CK4_IP上升沿之间的间隔大于一个系统主时钟周期，于是CK160无法被预期的CK4_QP上升沿采样，而被下一个上升沿采样，输出的CK161与预期波形相差一个CK4_QP周期。还有一种情况是，所述D触发器10’的传播延时恰好是一个系统主时钟周期，使得CK160的上升沿恰好与CK4_QP的上升沿同时出现，这样情况下由于无法满足建立时间或保持时间的要求，从而无法正确输出CK161。

因此，确有必要开发一种新型的时钟产生电路，来克服现有技术中的缺陷。

发明内容