[发明专利]一种超大规模集成电路SPEF寄生参数的并行加速提取方法

说明书

一种超大规模集成电路SPEF寄生参数的并行加速提取方法，包括以下步骤：启动多线程，根据SPEF文件的分支结构，并行将文件划分为基本属性定义部分和参数文件体部分的多个数据块；启动多线程，并行读取每个数据块建立并分析时序图所需要的寄生参数数据；启动多线程，并行对每个数据块进行耦合电容的合并。本发明的超大规模集成电路SPEF寄生参数的并行加速提取方法，通过细粒度的任务划分，达到了非常客观的高度并行，和良好的加速比，提高了静态时序分析在电路设计优化过程中的响应速度。

技术领域

本发明涉及电子设计自动化（Electronic Design Automation，EDA）技术领域，特别是涉及一种静态时序分析中并行解析超大规模集成电路SPEF文件的加速方法。

背景技术

在集成电路设计的不同阶段，都需要对设计进行时序检查，以保证设计出来的电路能够满足预定的时序要求。静态时序分析（STA）不依赖于激励，可以对电路时序进行快速、准确的测量，用来衡量电路的性能。

静态时序分析采用的是一种穷尽分析方法。它提取整个电路中所有的时序路径，构建时序图，计算信号在路径上的延迟传播，找出违背时序约束的错误。

在计算信号的传播延迟时，静态时序分析需要众多库文件，包含Liberty、SPEF、SDC等。其中SPEF（standard parasitic exchange format，标准寄生交换格式）是集成电路设计流程中EDA工具间传递互连线寄生参数的标准媒介文件。SPEF可以描述多种互连线寄生模型，还建立了信号skew，延迟计算语言和名称映射等功能。集成电路设计者通过特定的寄生参数提取工具提取出当前电路设计网络的SPEF参数，并使用这些参数参与功耗、静态时序分析的计算和评估，综合评价当前设计的可用性和优化方向；事实上，芯片设计者需要多次调整电路设计或者进行多次优化之后，才能满足时序和功耗的相关需求，在此过程中，需要多次提取互连线寄生参数和多次进行静态时序分析，耗时巨大。

在过去的几十年中，硬件计算单元发展迅速，可用的计算资源越来越丰富，可大部分技术仍然停留在单进程（线程）读取，远小于可用的计算资源，造成了大量计算资源的空置和整个静态时序分析的效率低下。

目前硬件可用的计算资源越来越丰富，可大部分技术仍然停留在单进程（线程）读取，远小于可用的计算资源，造成了大量计算资源的空置和整个静态时序分析的效率不足。对于通过多进程（线程）的达到计算优化的方向，研究甚少。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种超大规模集成电路SPEF寄生参数的并行加速提取方法，通过细粒度的任务划分，达到了非常客观的高度并行，和良好的加速比，提高了静态时序分析在电路设计优化过程中的响应速度。

为实现上述目的，本发明提供的超大规模集成电路SPEF寄生参数的并行加速提取方法，包括以下步骤：

启动多线程，根据SPEF文件的分支结构，并行将文件划分为基本属性定义部分和参数文件体部分的多个数据块；

启动多线程，并行读取每个数据块建立并分析时序图所需要的寄生参数数据；

启动多线程，并行对每个数据块进行耦合电容的合并。

进一步地，所述数据块的划分应满足以下条件：

数据块的数量为用户设定的进程数的整数倍或CPU的核心数；

每一个数据块内的Net保持完整且数量接近；

数据块之间互联线最少。

进一步地，所述启动多线程，根据SPEF文件的分支结构，并行将文件划分为基本属性定义部分和参数文件体部分的多个数据块的步骤，还包括，

根据SPEF文件的具体格式，对文件进行粗切割，保证语句信息的完整性和主要元素的完整性；