[发明专利]集成电路的关键失效路径分析方法、装置、计算机设备

说明书

本申请涉及一种集成电路的分析方法、装置、计算机设备和存储介质。所述方法包括：获取待测器件包含的数字集成电路对应的门级网表，所述门级网表用于描述所述数字集成电路包括的多条路径及每条路径上的门电路包括的至少一逻辑门；根据所述门级网表获取每条路径的路径信息；根据所述路径信息和预设器件退化模型计算每条所述路径的延时增量；根据所述延时增量和失效边界条件计算每条所述路径的失效时间，并将最小失效时间对应的路径作为所述数字集成电路的关键失效路径。通过本方法可基于电路负载及时序要求分析出集成电路中导致可靠性退化的关键失效路径，从而在设计早期对该路径进行加固，提高集成电路的可靠性。

技术领域

本申请涉及集成电路检测技术领域，特别是涉及一种集成电路的关键失效路径分析方法、装置、计算机设备和存储介质。

背景技术

可靠性是集成电路需要满足的重要指标，由金属—氧化物—半导体(Metal OxideSemiconductor，MOS)场效应晶体管构成的集成电路，由于受到负偏压温度不稳定性(Negative Bias Temperature Instability，NBTI)、热载流子注入(Hot CarrierInjection，HCI)等可靠性退化效应的影响，器件的阈值电压会发生漂移，导致器件性能退化，甚至产生失效。在集成电路设计早期考虑上述可靠性效应的影响，找到因上述效应导致的集成电路退化失效的关键路径，对其进行加固以提高集成电路的可靠性是至关重要的。

一般可采用可靠性模拟仿真工具可仿真得到集成电路的寿命，其原理是通过对器件进行HCI、NBTI等效应的加速老化试验，得到测试数据，提取可靠性退化模型，利用通用模拟电路仿真器(Simulation program with integrated circuit emphasis，SPICE)等仿真软件对器件的寿命进行分析。但上述技术只能得到器件的寿命，无法确认关键失效路径，且上述方法基于SPICE仿真，主要针对模拟电路，对于大规模数字集成电路并不适用。

发明内容

基于此，有必要针对上述技术问题，提供一种集成电路关键失效路径的分析方法、装置、计算机设备和存储介质。

一种集成电路关键失效路径的分析方法，所述方法包括：

获取待测数字集成电路对应的门级网表，所述门级网表用于描述所述数字集成电路包括的多条路径及每条路径上的门电路包括的至少一逻辑门，所述逻辑门包括多个器件；

根据所述门级网表获取每条路径的路径信息；

根据所述路径信息和预设器件退化模型计算每条所述路径的延时增量；其中，所述器件退化模型用于表征负偏压温度不稳定性或热载流子注入效应引起的器件阈值电压退化量；

根据所述延时增量和失效边界条件计算每条所述路径的失效时间，并将最小失效时间对应的路径作为所述数字集成电路的关键失效路径。

在其中一个实施例中，所述路径信息至少包括路径的时序裕量、节点个数以及节点概率；其中，所述根据所述路径信息和预设器件退化模型计算每条所述路径的延时增量包括：

获取待测器件的工作状态信息；所述器件的工作状态信息至少包括所述待测器件的工作电压、阈值电压；

根据所述节点概率计算每条所述路径上每个所述逻辑门的应力时间；

根据所述应力时间和所述器件退化模型计算所述器件阈值电压退化量；

根据所述器件阈值电压退化量和所述器件工作状态信息计算每个所述逻辑门的延时增量；

将每条所述路径上每个所述逻辑门的延时增量相加得到每条所述路径的延时增量。

在其中一个实施例中，所述节点概率包括基于负偏压温度不稳定性效应，所述逻辑门输入为0的概率，以及基于热载流子注入效应，所述逻辑门输入翻转的概率。