[发明专利]采用错误计数器和内部地址生成的管芯上ECC

说明书

本发明涉及采用错误计数器和内部地址生成的管芯上ECC，以及涉及一种存储器子系统实现管理错误纠正信息。存储器装置对存储器位置的范围内部执行错误检测，并且对所检测的各错误使内部计数递增。存储器装置包括ECC逻辑，以生成指示内部计数与对存储器装置预设的错误的基准数量之间的差的错误结果。存储器装置能够向系统的关联主机提供错误结果，以便仅暴露所累加的错误数量，而没有从结合到系统中之前暴露内部错误。能够使存储器装置能够生成内部地址，以运行从存储器控制器所接收的命令。能够使存储器装置能够在经过在其中对错误计数的存储区的第一遍之后重置计数器。

本申请为分案申请，其母案的发明名称为“采用错误计数器和内部地址生成的管芯上ECC”，申请日为2016年5月27日，申请号为201680024940.1。

相关用例

本申请是基于2015年5月31日提交的美国临时专利申请No. 62/168，828的非临时专利申请。本申请要求那个临时申请的优先权益。通过引用将临时申请结合于此。

技术领域

本发明的实施例一般涉及存储器装置，以及更特定来说涉及提供选择性内部错误纠正信息的存储器。

著作权声明/许可

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背景技术

计算装置使用存储器装置来存储供处理器运行其操作的数据和代码。随着存储器装置的大小的减小和密度的增加，它们在处理期间遭遇更多错误、被称作产率问题。因此，存储器装置甚至采用现代处理技术也遭遇增加的比特故障。要减轻比特故障，现代存储器装置提供内部错误纠正机制、例如ECC (错误纠正码)。存储器装置内部生成ECC数据，并且在存储器装置内部使用ECC数据。存储器装置内的内部错误纠正能够作为对系统配置成在存储器装置与存储器控制器之间的数据交换中使用的无论什么全系统错误纠正或错误减轻的补充。

由存储器装置所纠正的SBE (单比特错误)对存储器控制器或主机系统看来好像不存在错误。因此，如果附加错误在制造之后在存储器装置中累加，则存储器装置将继续执行ECC，并且存储器装置增加的故障数量可能不是主机系统可见的。存储器装置传统上会需要识别与内部错误纠正有关的信息，以提供与错误累加有关的信息。但是，暴露错误纠正信息能够提供与过程和制造有关的专有信息、例如内部错误信息或者与内部错误纠正有关的细节。当前没有在无需暴露与内部错误纠正有关的信息的情况下揭示与存储器装置内的错误累加有关的信息的机制。

发明内容

按照本发明第一方面的一种同步动态随机存取存储器（SDRAM）装置，包括：

存储器阵列；以及

错误检查和纠正（ECC）电路，用于对存储器阵列的多行执行ECC操作，所述ECC电路包括计数器，用于响应于在多行中的任何行中检测到错误而累加要递增的错误计数，其中ECC电路用于作为累加的错误计数与要在递增错误结果之前达到的非零错误阈值之间的差来生成错误结果。

按照本发明第二方面的一种具有存储器装置的系统，包括：

存储器控制器；以及

并行耦合的多个同步动态随机存取存储器（SDRAM）装置，其中SDRAM装置包括：

存储器阵列；以及

错误检查和纠正（ECC）电路，用于对所述存储器阵列的多行执行ECC操作，所述ECC电路包括计数器，用于响应于在多行中的任何行中检测到错误而累加要递增的错误计数，其中所述ECC电路用于作为累加的错误计数与要在递增错误结果之前达到的非零错误阈值之间的差而生成错误结果；

其中所述SDRAM装置独立于基于由所述存储器控制器提供的校验位的错误纠正而对数据提供内部错误纠正。