[发明专利]高速累加卡残留噪声抑制装置及抑制方法在审

专利信息
申请号: 202111160636.9 申请日: 2022-01-26
公开(公告)号: CN114141222A 公开(公告)日: 2022-03-04
发明(设计)人: 夏旭鹏;秦一涛 申请(专利权)人: 浙江振东光电科技有限公司
主分类号: G10K11/162 分类号: G10K11/162;G10L21/0208
代理公司: 浙江永鼎律师事务所 33233 代理人: 陆永强
地址: 315400 *** 国省代码: 浙江;33
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摘要:
搜索关键词: 高速 累加 残留 噪声 抑制 装置 方法
【说明书】:

本发明涉及一种高速累加卡残留噪声抑制装置及抑制方法。它解决了现有技术中的信号处理系统中残留噪音抑制效果不佳且操作过程复杂,使用不便的问题。它包括环形脉冲发生器,环形脉冲发生器连接有晶体振荡器,晶体振荡器设置于具有可调时钟源的振荡电路内,且晶体振荡器连接有位于不同子系统的锁相环,振荡电路连接有噪声监测机构,振荡电路通过电路安装板设置在时钟相位调节箱体内,且时钟相位调节箱体与累加间隙监测系统连接。本发明的优点在于:残留噪声抑制效果好,操作简单,使用便捷。

技术领域

本发明涉及噪音控制技术领域,具体涉及一种高速累加卡残留噪声抑制装置及抑制方法。

背景技术

信号处理系统前端采集的信号会受环境、设备等因素影响,掺杂了大量的噪声,或者由于远距离拾音等问题使得采集到的信号电平低、辨识度低。为了使采集到的信号更加清晰,信号处理系统在获取到信号后进行自动增益控制和噪声抑制,以提高信号电平、降低噪声,进而提升信号的清晰度和辨识度。然而,现有技术中信号处理系统无法对信噪比发生变化的信号进行噪声更新,导致输出信号产生残留噪声;除此之外,现有的信号处理系统中的高速累加卡使用高稳定晶振做时钟同步,信号噪声中与时钟同步的部分不会被累加抑制,完全同步时无抑制效果,且易叠加形成峰值,产生短时高频噪音,使用效果不佳,而且操作方法复杂,过程繁琐,使用不便。

为了解决现有技术存在的不足,人们进行了长期的探索,提出了各式各样的解决方案。例如,中国专利文献公开了一种噪声抑制装置及其方法[CN201210562803.7],它包括获取当前信号帧的特征参数,并根据特征参数产生辅助更新标志;对当前信号帧率进行增益调整;根据辅助更新标志对增益调整后的当前信号帧率进行噪声更新,并对当前信号帧率进行噪声抑制。

上述方案在一定程度上解决了现有技术中信号处理系统无法对信噪比发生变化的信号进行噪声更新,导致输出信号产生残留噪声的问题,但是该方案依然存在着诸多不足,例如:信号噪声中与时钟同步的部分不会被累加抑制,完全同步时无抑制效果,且易叠加形成峰值,产生短时高频噪音,使用效果不佳,而且操作方法复杂,过程繁琐,使用不便。

发明内容

本发明的目的是针对上述问题,提供一种设计合理、使用效果好的高速累加卡残留噪声抑制装置。

本发明的目的是针对上述问题,提供一种设计合理、使用便捷的高速累加卡残留噪声抑制方法。

为达到上述目的,本发明采用了下列技术方案:本高速累加卡残留噪声抑制装置,包括环形脉冲发生器,环形脉冲发生器连接有晶体振荡器,晶体振荡器设置于具有可调时钟源的振荡电路内,且晶体振荡器连接有位于不同子系统的锁相环,振荡电路连接有噪声监测机构,振荡电路通过电路安装板设置在时钟相位调节箱体内,且时钟相位调节箱体与累加间隙监测系统连接。通过可调时钟源使信号噪声与时钟不产生累加抑制,利用噪声监测机构对残留噪声大小进行实时监测,并通过累加间隙监测检测检测累加间隙,根据累加间隙的长短随机调节可调时钟源和信号持续时间的方式调节时钟相位,其中,各次累加过程的残留噪声相位随机变化,极大减少了叠加音噪叠加产生峰值从而出现短时高频噪音的情况,使用效果好。

在上述的高速累加卡残留噪声抑制装置中,时钟相位调节箱体一端设有时钟相位显示屏幕,时钟相位显示屏幕与可调时钟源连接,且时钟相位显示屏幕一侧设有时钟相位手动调节旋钮,时钟相位调节箱体两侧具有散热通道,散热通道内设有吸音海绵,且吸音海绵与设置在时钟相位调节箱体内壁的条形散热风口相互贴合。通过时钟相位显示屏幕能够实时观察可调节时钟的相位数据,且时钟相位手动调节旋钮便于随时手动调节时钟相位。

在上述的高速累加卡残留噪声抑制装置中,时钟相位调节箱体远离时钟相位显示屏幕的一端设有接线区,接线区设有发生器脉冲信号输入口,发生器脉冲信号输入口上端设有时钟脉冲信号输出口,发生器脉冲信号输入口及时钟发生器脉冲信号输入口通过信号传输连接线与可调时钟源连接,信号传输连接线两端周向外侧均设有隔音材料。隔音材料的设置可以有效减少脉冲信号的噪音。

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