[发明专利]一种基于PCIe总线的多通道DMA交互设计方法

说明书

本发明属于数据传输领域，提出一种基于PCIe总线的多通道DMA交互设计方法。本发明基于FPGA+CPU架构通过PCIe总线进行数据传输，采用由FPGA主动发起和结束DMA读流程的方式，实现DMA包长的灵活可控功能，提高DMA传输时总线利用率；采用上报DMA包信息代替中断的方式，实现对DMA传输完成信息的上报，规避过于频繁的中断可能会对操作系统带来的卡顿或死机等不良影响；采用分配多组DMA内存和上报内存供DMA传输时轮流使用的方式，实现多通道DMA同时传输和数据缓存的功能。本发明设计更加适用于DMA长度不断变化且CPU无法提前获知DMA长度的应用场合。

技术领域

本发明属于数据传输技术领域。

背景技术

直接存储器访问(Direct Memory Access，DMA)是FPGA与CPU之间进行数据传输的常用方式，是指数据传输时不需要CPU的介入，由IO设备(如FPGA)和存储器之间直接进行大量数据交换的传输方法。

图1是FPGA和CPU间通过PCIe总线通信时常见的单通道DMA交互方式，一般是CPU先分配好DMA内存空间，然后将DMA内存空间首地址和DMA长度分别通过BAR空间的寄存器R1和R2写给FPGA，再向FPGA写入“DMA开始”命令(寄存器R3)，FPGA收到DMA开始命令后开始一次DMA数据传输，传输完成后，FPGA向CPU发起一次DMA完成中断，CPU收到中断后完成一次DMA操作，并发起下一次DMA传输。该DMA交互方式的特点是由CPU发起每次DMA传输，且每次DMA传输的长度为固定值或由CPU提前设置，同时每次DMA将产生一次中断，当数据传输速率不断提升，中断过于频繁时将降低DMA的数据传输效率并易导致操作系统卡顿或死机。

发明内容

本发明的目的是提供一种基于PCIe总线的多通道DMA交互设计方法，解决每次DMA传输需由CPU发起和频繁中断所带来的DMA传输效率问题，同时解决每次DMA传输长度为固定值或需由CPU提前设置的不灵活性。

为解决上述技术问题，本发明提供一种基于PCIe总线的多通道DMA交互设计方法，方法适用于基于FPGA+CPU的PCIe总线数据传输，主要包括以下步骤：

CPU端程序分配N1个DMA内存空间和1个上报内存空间，并通过BAR空间将各内存空间的首地址写入FPGA的寄存器中；

CPU通过BAR空间向FPGA写入DMA使能寄存器；

FPGA收到DMA使能后开始DMA传输；

FPGA向第1个DMA内存空间写入数据，在该包DMA数据传输完成后向上报内存空间中的相应寄存器中写入当前DMA实际已发送的数据长度和DMA传输完成标识；

FPGA继续向第2个DMA内存空间写入数据，在该包DMA数据传输完成后向上报内存空间中的相应寄存器中写入当前DMA实际已发送的数据长度和DMA传输完成标识；

依此类推，FPGA轮流向N1个DMA内存空间写入数据并上报DMA信息，直到CPU端应用程序通过BAR空间将FPGA的DMA使能寄存器清空，FPGA不再进行下一次DMA传输；

CPU对上报内存空间中的N1个DMA传输完成标识寄存器进行轮询，当发现某个DMA传输完成标识寄存器有效后，读取相应的DMA长度寄存器，获取对应DMA内存空间中的DMA数据，并重置该DMA传输完成标识寄存器。

其中，一个连续内存空间通常为4MB大小；DMA内存空间的数量N1在CPU程序初始化时可配置；上报内存空间被依次划分出N1个小块空间分别作为与N1个DMA内存空间相对应的上报内存空间。

优选地，DMA内存空间的数量在CPU程序初始化时可配置。

优选地，上报内存空间中依次划分出N1个小块空间分别作为与N1个DMA内存空间相对应的上报内存空间。