[发明专利]行解码电路及SONOS结构的EEPROM

权利要求书

1.一种行解码电路，其特征在于，包括：多组行解码单元，其中，各组所述行解码单元包括：第一、第二、第三和第四预解码子单元、电平移位子单元以及第一、第二、第三和第四电压传输子单元；

其中，各所述预解码子单元接收地址信号，并向所述电平移位子单元输出第一控制信号和第二控制信号，以及向后级电路输出字线控制信号，其中，所述第一控制信号和所述第二控制信号互为反向；

所述电平移位子单元接收所述第一至第四预解码子单元输出的所述第一控制信号和所述第二控制信号，并对应地向所述第一至第四电压传输子单元输出第三控制信号和第四控制信号；

各所述电压传输子单元接收所述第三控制信号和所述第四控制信号，并向后级电路输出SONOS线信号。

2.根据权利要求1所述的行解码电路，其特征在于，所述第一至第四预解码子单元均包括：与非门电路、非门电路以及与门电路；

其中，所述与非门电路的第一输入端、所述与非门电路的第二输入端和所述与门电路的第一输入端接收所述地址信号，所述与非门电路的输出端连接至所述非门电路的输入端并且输出所述第一控制信号，所述非门电路的输出端连接至所述与门电路的第二输入端并且输出所述第二控制信号，所述与门电路的输出端向后级电路输出所述字线控制信号。

3.根据权利要求2所述的行解码电路，其特征在于，所述电平移位子单元包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；

其中，所述第一PMOS管与所述第一NMOS管串联，所述第一PMOS管与所述第一NMOS管的串联节点连接所述第二PMOS管的栅极和所述电压传输子单元以向所述第二PMOS管和所述电压传输子单元输出所述第三控制信号，所述第一PMOS管的源极连接高电平，所述第一NMOS管的源极接地；

所述第二PMOS管与所述第二NMOS管串联，所述第二PMOS管与所述第二NMOS管的串联节点连接所述第一PMOS管的栅极和所述电压传输子单元以向所述第一PMOS管和所述电压传输子单元输出所述第四控制信号，所述第二PMOS管的漏极连接高电平，所述第二NMOS管的漏极接地。

4.根据权利要求3所述的行解码电路，其特征在于，所述预解码子单元的与非门电路的输出端还连接至所述电平移位子单元的第一NMOS管的栅极，以给所述电平移位子单元提供所述第一控制信号；

所述预解码子单元的非门电路的输出端还连接至所述电平移位子单元的第二NMOS管的栅极，以给所述电平移位子单元提供所述第二控制信号。

5.根据权利要求3所述的行解码电路，其特征在于，所述第一至第四电压传输子单元均包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第一电源和第二电源；

其中，所述第三NMOS管的栅极和所述第四PMOS管的栅极接收所述第三控制信号，所述第三PMOS管的栅极和所述第四NMOS管的栅极接收所述第四控制信号；

所述第三PMOS管和所述第三NMOS管反向并联；所述第四PMOS管和所述第四NMOS管反向并联，所述第三PMOS管和所述第三NMOS管一端的并联节点接所述第一电源，所述第四PMOS管和所述第四NMOS管一端的并联节点接所述第二电源；所述第三PMOS管和所述第三NMOS管另一端的并联节点连接所述第四PMOS管和所述第四NMOS管另一端的并联节点并共同向后级电路输出所述SONOS线信号。

6.根据权利要求5所述的行解码电路，其特征在于，擦除操作时，所述第一电源提供0V，所述第二电源提供第一正电压；

编程操作时，所述第一电源提供第一正电压，所述第二电源提供第二正电压。