[发明专利]一种集成电路芯片测试方法、装置及存储介质

说明书

本发明公开一种集成电路芯片测试方法，包括基于预设抽样方法从晶圆上选取多个抽样区域内的所有芯片，并对每个芯片的不同功能模块进行DFT测试采样以得出每个抽样区域内的DFT数据；根据每个芯片的不同功能模块的DFT数据对芯片良品率的影响程度确定特征参数并结合多个抽样区域的芯片DFT数据用于构建机器学习模型，通过对机器学习模型进行训练和验证后得出待使用机器学习模型，然后根据待测晶圆的部分芯片的DFT数据和待使用机器学习模型预测得出待测试晶圆的所有芯片的DFT数据并得出良品率。本发明可大大提高集成电路芯片的测试效率。本发明还提供一种集成电路芯片测试装置及存储介质。

技术领域

本发明涉及芯片测试领域，尤其涉及一种集成电路芯片测试方法、装置及存储介质。

背景技术

集成电路芯片的整个制备过程包括电路设计、晶圆制造、封装和测试等多个环节。其中，测试环节是指根据产品的技术规格，通过电性检测对产品的功能和性能进行验证，从而判断产品是否符合要求，以便用于改善生产良率、监控产品的质量品质等。

晶圆级测试，即CP测试(Chip Probe)，处于晶圆制造和封装环节之间。晶圆制作完成之后，成千上万的裸带(未封装的芯片)规则地分布在整个晶圆上。由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针(Probe)来与测试机台(Tester)连接，从而进行芯片的CP测试。晶圆在制备过程中，由于工艺原因导致的各种制造缺陷，会造成晶圆上的裸带中存在一定量的残次品。CP测试的目的就是在封装前将这些残次品找出来，从而提高出厂的良品率，缩减后续封测的成本。

随着芯片设计规模越来越大，工艺尺寸越来越小，测试成本不断提高，芯片开发商利用可测性设计(DFT，Design for Testability)技术来降低测试成本和测试复杂度。DFT是指为了实现故障检测所做的辅助性设计，这种设计为基于故障模型的结构测试服务，用来检测芯片故障。目前主要的可测性设计方法有扫描通路测试(SCAN)、内建自测试(BIST)和边界扫描测试(Boundary SCAN)等。DFT技术与现代的EDA/ATE技术紧密相结合，大幅度降低了测试对ATE资源的要求，对集成电路产品的质量控制，提高产品的可制造性，降低产品的测试成本，缩短产品的制造周期起着至关重要的作用。然而由于芯片设计以及工艺越来越趋于复杂，芯片测试项目不断增加，例如SOC(System on Chip)在同一块芯片中集成了CPU、各种存储器、总线系统、专用模块以及多种I/O接口的系统级集成电路，因此在CP测试阶段会涉及标准单元(SCAN)，存储器和模拟模块(BIST)，硬核IP与软核IP(BIST，SCAN)以及封装与IO(Boundary SCAN)等模块的DFT测试，从而造成测试时间和开发周期的不断增加以及成本攀升，因此进一步提高芯片的测试效率十分必要。

发明内容

为了克服现有技术的不足，本发明的目的之一在于提供一种集成电路芯片的测试方法，其能够提高现有技术中集成电路芯片的测试效率，从而减少测试时间以及降低测试成本。

本发明的目的之二在于提供一种集成电路芯片测试装置，其能够提高现有技术中集成电路芯片的测试效率，从而减少测试时间以及降低测试成本。

本发明的目的之三在于提供一种存储介质，其能够提高现有技术中集成电路芯片的测试效率，从而减少测试时间以及降低测试成本。

本发明的目的之一采用如下技术方案实现：

一种集成电路芯片测试方法，所述集成电路芯片测试方法包括以下步骤：

数据获取步骤：基于预设抽样方法从晶圆上选取多个抽样区域，并对每个抽样区域的每个芯片的不同功能模块进行DFT测试采样以得出每个抽样区域内的芯片DFT数据；每个抽样区域的芯片DFT数据包括每个抽样区域的每个芯片的不同功能模块的DFT测试数据；多个抽样区域分别处于晶圆的不同分布位置；

特征工程步骤：根据每个芯片的不同功能模块的DFT测试数据对芯片良品率的影响程度确定特征参数；