[发明专利]一种批处理FIR算法的硬件实现方法和硬件系统

说明书

本发明公开一种批处理FIR算法的硬件实现方式和硬件系统，属于数字信号处理中FIR算法及其硬件实现技术领域。针对现有技术中存在的含有批处理的FIR加速器性能不够，数字信号处理的效率不高等问题，本发明系统包括控制模块、源数据地址生成模块，系数地址生成模块、结果地址生成模块、存储单元、数据搬运模块和计算模块，计算模块执行FIR算法中的乘累加运算，本发明硬件系统加入批处理功能，减少了配置信息和启动数据搬运时的时钟周期消耗，提高FIR加速器性能，优化数字信号处理硬件设计。

技术领域

本发明涉及数字信号处理中FIR算法及其硬件实现技术领域，更具体地说，涉及一种批处理FIR算法的硬件实现方式和硬件系统。

背景技术

数字信号处理技术在语音信号处理、雷达成像、航空航天等被广泛应用。它可以通过算法将信号中的特征参数提取出来，与已知的特征进行对比和匹配。数字信号处理技术在现代工程领域起到了非常重要的作用。

有限冲激响应(Finite Impulse Response,FIR)滤波器是其冲激响应为有线长度的滤波器，脉冲输入信号会在有限时间内变为零。批处理是现代硬件加速技术的一个重要概念。从并行计算到单指令流多数据流(Single Instruction Multiple Data,SIMD)。同时处理多批共性数据可以极大的节省硬件中控制和数据通信开销，提高运算的效率。

然而在现有的FIR加速器设计中，往往在设计中注重单次计算并行度和运算流水线，而忽略了多批次、小规模数据对片上存储利用度不高的问题。同时在多批数据处理场景中，处理器中频繁调用加速器配置指令，会耗费大量的周期在控制逻辑上，降低数字信号处理的效率。

中国专利申请用于高效FFT和FIR硬件加速器的计算模块，申请号CN200980139643.1，公开日2014年05月07日，公开了一种可运行在FFT模式和FIR模式的硬件加速器。硬件加速器可接收输入数据和系数数据并为所选择的模式执行计算。在FFT模式，计算基2FFT，产生对应于两个复数四个实数输出。在FIR模式，产生一个实数输出。硬件加速器可使用三个复用器从FFT模式向FIR模式转换。所有FIR组件可以在FFT模式中使用。可以增加寄存器来提供流水线操作支持。硬件加速器可以支持多个数值表示系统，该方法重点在于对FIR算法进行加速，但对于含有批处理的应用场景，仍然不能实现很高的性能。

发明内容

1.要解决的技术问题

针对现有技术中存在的含有批处理的FIR加速器性能不够，数字信号处理的效率不高等问题，本发明提供一种批处理FIR算法的硬件实现方式和硬件系统，综合数字信号处理场景下的需要、面积功耗和系统运算速度，提出具有批处理功能的FIR算法硬件实现方法以及对应的硬件系统，提高FIR加速器性能，优化数字信号处理硬件设计。

2.技术方案

本发明的目的通过以下技术方案实现。

一种批处理FIR算法的硬件实现方式，包括控制模块、源数据地址生成模块、系数地址生成模块、结果地址生成模块、计算模块、存储单元和数据搬运模块；控制模块分别与源数据地址生成模块、系数地址生成模块、结果地址生成模块、计算模块和数据搬运模块相连，源数据地址生成模块和系数地址生成模块均与计算模块连接，计算模块还连接结果地址生成模块，源数据地址生成模块、系数地址生成模块和结果地址生成模块与存储单元均连接，数据搬运模块与存储单元相连；所述计算模块包括m路乘累加器，m为大于零的整数。

更进一步的，所述存储单元包括源数据区、系数区和结果区，存储单元包括4*m+1个存储器；源数据区包括2*m个存储器，系数区包括1个存储器，结果区包括2*m个存储器。以m＝16的规模为例，存储单元包括65个SRAM，其中SRAM0-31为源数据区，SRAM32为系数区，SRAM33-64为结果区。数据搬运模块用于在DDR与SRAM之前实现数据搬运。