[发明专利]基于yosys实现求和运算的FPGA逻辑综合方法及装置

说明书

本发明提供了一种基于yosys实现求和运算的FPGA逻辑综合方法及装置，使用yosys将求和运算的用户电路描述文件解析生成语法树；根据语法树中的节点类型提取出描述求和模块的RTL级数据对象，形成RTL级数据对象集合；将RTL级数据对象集合转化为逻辑门级对象集合，建立逻辑门级对象之间的进位链信号连接；打印提取逻辑网表文件。通过将RTL级Cell对象的多位宽操作数进行拆分，建立多个单位宽的逻辑门级Cell对象集合，在新建逻辑门级Cell对象的同时新建表示求和运算产生的Wire类型的进位信号，由于逻辑门级对象中增加了进位信号，并且将进位信号作为操作数，减少了求和运算中的逻辑单元块的使用数量。

技术领域

本发明属于FPGA领域，尤其是涉及一种基于yosys实现求和运算的FPGA逻辑综合方法及装置。

背景技术

FPGA(现场可编程门阵列)是数字电路设计领域中一种很常规的实现途径，相比于ASIC(专用集成电路)，FPGA可以通过编程的方式控制内部可编程开关的连接，实现对电路功能的任意定制。并且FPGA的编程速度非常快，如果芯片在系统级测试时发现问题，可以通过重新编程快速解决，在生产周期方面有其压倒性优势，目前在全球范围已经具有相当规模的产业。

EDA（电子设计自动化）软件是FPGA芯片设计必备的开发辅助软件，负责将用户高层次的电路描述编译成用于配置FPGA芯片可编程开关的配置下载文件，而逻辑综合算法是其中操作流程中的重要一环，功能是将高层次、行为级的电路描述文件转化成由FPGA逻辑单元块组成的逻辑网表文件。

发明内容

本发明要解决的技术问题是怎样使用较少的逻辑单元块实现求和运算，提出了一种基于yosys实现求和运算的FPGA逻辑综合方法及装置。

为解决上述技术问题，本发明所采用的技术方案是：

一种基于yosys实现求和运算的FPGA逻辑综合方法，包括以下步骤：步骤1：使用yosys开源程序将求和运算的行为级用户电路描述文件解析生成语法树；

步骤2：对所述语法树中的全部节点进行遍历，根据所述语法树中的节点类型提取出描述求和功能模块的RTL级数据对象，形成RTL级数据对象集合；

步骤3：将所述RTL级数据对象集合中的每一个RTL级对象转化为具有进位链信号连接的逻辑门级对象集合；

步骤4：遍历所述RTL级数据对象集合，得到所有的逻辑门级对象集合，将所述逻辑门级对象集合映射为物理门级对象打印提取逻辑网表文件。

进一步地，步骤3还包括：对所述逻辑门级对象集合进行优化。

进一步地，步骤1中所述行为级用户电路描述文件为使用Verilog格式硬件描述语言的用户电路设计文件。

进一步地，步骤3中将所述RTL级数据对象集合中的每一个RTL级对象转化为具有进位链信号连接的逻辑门级对象集合的方法是：

步骤3.1：对RTL级数据对象的多位宽操作数进行拆分，建立与RTL级数据对象的两个操作数中具有较大位宽的操作数的位宽数量相对应的单位宽逻辑门级Cell对象；

步骤3.2：在新建单位宽逻辑门级Cell对象的同时新建表示求和运算产生的Wire类型的进位信号；

步骤3.3：依次将RTL级Cell对象的输入输出端口连接信息，逐位赋值给新建的各单位宽逻辑门级Cell对象的输入输出端口连接信息；

步骤3.4：所述逻辑门级Cell对象建立有进位输入端口和进位输出端口，所述进位信号连接当前新建的逻辑门级对象的进位输出端口以及下一个相邻的逻辑门级对象的进位输入端口；