[发明专利]可编程逻辑器件布局优化方法、装置及相关设备

说明书

本发明公开了一种可编程逻辑器件布局优化方法，应用于FPGA芯片设计领域，用于对FPGA芯片的全局布局结果进行时序优化。本发明提供的方法包括：从用户网表中获取不满足预设时序规定的设计单元生成设计单元集合；从所述设计单元集合中选取时序性能差的所述设计单元作为关键单元生成关键单元集合；根据预设计算方法为所述关键单元集合中的所述关键单元构建候选位置点并生成候选位置点集合；从所述候选位置点集合中确定时序性能最优的候选位置点进行布局；循环执行前述步骤直至所述设计单元都满足预设时序规定时停止，得到全局布局的最优化结果。

技术领域

本发明涉及可编程逻辑器件(Programmable Logic Device)技术领域，尤其涉及可编程逻辑器件布局优化方法、装置、计算机设备及存储介质。

背景技术

在可编程逻辑器件中的FPGA芯片的EDA(Electronic Design Automation)工具中，布局算法对芯片设计的时序性能的优化在详细布局流程，是对全局布局流程得到的结果进行时序性能优化，且在详细布局流程中针对时序优化只是在合法性布局的结果上做小范围的调整，并且此时调整布局必须保证调整后的位置能够布局成功。

以上的限制条件就会导致在详细布局流程时优化时序后，无法取得较好的时序设计结果，用户网表的整体时序性能无法达标。

发明内容

本发明实施例提供一种可编程逻辑器件布局优化方法、装置、计算机设备及存储介质，以解决传统FPGA芯片设计中详细布局流程时序优化后的用户网表的整体时序性能无法得到满足的问题。

一种可编程逻辑器件布局优化方法，包括：

从用户网表中获取不满足预设时序规定的设计单元，对所述设计单元按照时序性能进行降序或升序排列后进行归类以生成设计单元集合；

从排序后的所述设计单元集合中按照预设比例选取时序性能差的所述设计单元作为关键单元，将所述关键单元进行归类以生成关键单元集合；

根据预设计算方法为所述关键单元集合中的所述关键单元构建候选位置点并生成候选位置点集合；

从所述候选位置点集合中确定时序性能最优的候选位置点进行布局；

循环所述从用户网表中获取不满足预设时序规定的设计单元至所述从所述候选位置点集合中确定时序性能最优的候选位置点进行布局的步骤，直至迭代次数达到预设迭代最大次数，或所述设计单元都满足预设时序规定时，得到全局布局的最优化结果。

一种可编程逻辑器件布局优化装置，包括：

设计单元归类模块，用于从用户网表中获取不满足预设时序规定的设计单元，对所述设计单元按照时序性能进行降序或升序排列后进行归类以生成设计单元集合；

关键单元归类模块，用于从所述设计单元集合中按照预设比例选取时序性能差的所述设计单元作为关键单元，将所述关键单元进行归类以生成关键单元集合；

候选位置点计算模块，用于根据预设计算方法为所述关键单元集合中的所述关键单元构建候选位置点并生成候选位置点集合；

最优候选位置点布局模块，用于从所述候选位置点集合中确定时序性能最优的候选位置点进行布局；

循环模块，用于循环所述从用户网表中获取不满足预设时序规定的设计单元至所述从所述候选位置点集合中确定时序性能最优的候选位置点进行布局的步骤，直至迭代次数达到预设迭代最大次数，或所述设计单元都满足预设时序规定时，得到全局布局的最优化结果。

一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述可编程逻辑器件布局优化方法的步骤。