[发明专利]列模数转换器及其本地计数法

说明书

本公开提供一种列模数转换器和本地计数法。列模数转换器包含彼此并联的多个模数转换器。模数转换器中的每一个包含比较器和计数电路。比较器将斜坡电压与多个列信号中的一个进行比较以产生比较器输出信号。计数电路根据比较器输出信号触发计数电路的延迟线电路以产生第一延迟数据，根据基础时钟再触发延迟线电路以产生第一再触发延迟数据，且将第一延迟数据与第一再触发延迟数据进行比较以产生第一计数输出。

技术领域

本发明涉及一种图像传感器，且确切地说，涉及一种列模数转换器(列ADC(analog-to-digital converter；ADC))及其本地计数法。

背景技术

常规的CMOS图像传感器(CMOS图像传感器，CIS)一般采用列模数转换器(columnanalog-to-digital converter；CADC)。CADC通常由多个逐次逼近寄存器模数转换器(successive-approximation register analog-to-digital converters；SAR ADC)或多个单斜率模数转换器(单斜率ADC)构成。每一单斜率ADC接收与像素行相对应的列信号，且多个单斜率ADC共用数模转换器(digital-to-analog converter，DAC)、高速时钟发生器以及读出放大器。

单斜率ADC使用计数器来计算通过将斜坡电压与作为ADC输出的列信号进行比较而产生的信号的输出长度。因此，ADC的分辨率取决于可用计数时间和计数频率。然而，计数频率通常受时钟树的负载限制，这增加了ADC在高分辨率下的计数时间。另外，归因于高计数频率，CADC计数器面临功率消耗的严重挑战。

由于相关双采样(Correlated Double Sampling；CDS)和高动态范围成像(HighDynamic Range Imaging；HDR)广泛散布于如触摸控制、图像感测以及指纹辨识的应用中，因而导致可用计数时间减少。此外，帧率受ADC的转换时间限制。

常规技术采用相位延迟以在不提高计数频率的情况下提高ADC的分辨率。举例来说，将3个相位延迟添加到高速时钟的最低有效位(Least Significant Bit，LSB)。即，将位[0]的半周期切割成四个相等部分，以使ADC的分辨率增加2位。然而，LSB的相位延迟通常由延迟锁相环(delay-locked loop；DLL)或锁相环(phase-locked loop，PLL)产生，这将放大布局区域和功率消耗。此外，不同相位延迟需要布局中的路径平衡以避免增加ADC的微分非线性度(differential nonlinearity，DNL)，但其将增加布局设计的难度。

另一常规技术使用本地延迟线以在LSB中产生多个相位，且逻辑电路判断输入信号的转态时间位于哪一相位中，以便根据判断结果输出对应二进制码。然而，其需要额外校正电路来消除PVT变化。

发明内容

本发明提供一种具有本地计数法的列模数转换器(CADC)，所述本地计数法能够借助于本地延迟电路进行本地计数以提高计数分辨率。

本发明的实施例提供一种列模数转换器。列模数转换器包含彼此并联的多个模数转换器。模数转换器中的每一个包含比较器和计数电路。比较器将斜坡电压与多个列信号中的一个进行比较以产生比较器输出信号。计数电路根据比较器输出信号触发计数电路的延迟线电路以产生第一延迟数据，根据基础时钟再触发延迟线电路以产生第一再触发延迟数据，且将第一延迟数据与第一再触发延迟数据进行比较以产生第一计数输出。

本发明的实施例提供一种本地计数法。列模数转换器包含彼此并联的多个模数转换器。每一模数转换器的本地计数法包括如下。每一模数转换器将斜坡电压与列信号中的一个进行比较以产生比较器输出信号。每一模数转换器根据比较器输出信号触发计数电路的延迟线电路以产生第一延迟数据。每一模数转换器根据基础时钟再触发延迟线电路以产生第一再触发延迟数据。每一模数转换器将第一延迟数据与第一再触发延迟数据进行比较以产生第一计数输出。