[发明专利]同步方法及仿真器

说明书

本申请提供一种用于同步逻辑系统设计的第一模块与第二模块的方法和仿真器。其中，所述第一模块和第二模块根据系统时钟运行，所述第一模块包括多个子模块。该方法包括：确定所述多个子模块中的目标子模块是否产生事件指示；响应于确定所述目标子模块产生所述事件指示，将所述系统时钟的运行周期从第一时钟周期切换为第二时钟周期，其中，所述第一时钟周期小于所述第二时钟周期；以及基于所述第二时钟周期运行所述目标子模块。

技术领域

本申请涉及电路技术领域，尤其涉及一种同步方法及仿真器。

背景技术

仿真器(Emulator)可以仿真并且调试一个包括一个或多个模块的逻辑系统设计。逻辑系统设计可以是，例如，用于供专门应用的集成电路(Application SpecificIntegrated Circuit，简称ASIC)或者片上系统芯片(System-On-Chip，简称SOC)的设计。因此，在仿真器中被测试的逻辑系统设计又可以称为被测试设计(Design Under Test，简称DUT)。仿真器可以通过一个或多个可配置组件(例如，现场可编程逻辑门阵列(FieldProgrammable Gate Array，简称FPGA))来仿真该DUT，包括执行该DUT的各种操作，从而在制造之前就测试并验证DUT的各个模块的功能。

由于逻辑系统设计规模的变大，通常一个设计的仿真就需要引入多个可配置组件。而当需要在多个可配置组件上进行仿真时，如何保持可配置组件之间的通信同步是需要解决的问题。

发明内容

本申请提出了一种同步方法及仿真器。

本申请第一方面，提供了一种用于同步逻辑系统设计的第一模块与第二模块的方法，其中，所述第一模块和第二模块根据系统时钟运行，所述第一模块包括多个子模块，所述方法包括：

确定所述多个子模块中的目标子模块是否产生事件指示；

响应于确定所述目标子模块产生所述事件指示，将所述系统时钟的运行周期从第一时钟周期切换为第二时钟周期，其中，所述第一时钟周期小于所述第二时钟周期；以及

基于所述第二时钟周期运行所述目标子模块。

本申请第二方面，提供了一种用于同步逻辑系统设计的第一模块与第二模块的仿真器，包括：

接口单元，用于连接到主机；

存储器，用于存储一组指令；以及

至少一个处理器，配置为执行该组指令以进行如权利要求1至9任意一项所述的方法。

本申请提供的同步方法及仿真器，当检测到新事件时将系统时钟的周期加长，而在没有检测到新事件时以周期较短的系统时钟运行，从而能够较好地提升仿真速度，提高仿真效率。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本申请实施例的一个示例性仿真系统的结构示意图。

图2A示出了根据本申请实施例的一个仿真器的示意图。

图2B示出了根据本申请实施例的验证板在数据传输过程中所产生的延迟的示意图。

图3示出了本申请实施例所提供的示例性仿真器的示意图。

图4A示出了根据本申请实施例的示例性逻辑系统设计的示意图。

图4B示出了根据本申请实施例的设计的子模块的延迟的示意图。

图5A示出了根据本申请实施例的示例性系统时钟的示意图。