[发明专利]同步方法及仿真器

权利要求书

1.一种用于同步逻辑系统设计的第一模块与第二模块的方法，其中，所述第一模块和第二模块根据系统时钟运行，所述第一模块包括多个子模块，所述方法包括：

确定所述多个子模块中的目标子模块是否产生事件指示，其中，所述目标子模块是所述多个子模块中的任意一个；

响应于确定所述目标子模块产生所述事件指示，将所述系统时钟的运行周期从第一时钟周期切换为第二时钟周期，其中，所述第一时钟周期小于所述第二时钟周期；以及

基于所述第二时钟周期运行所述目标子模块；

其中，所述事件指示包括用于指示所述目标子模块的输出信号发生变化的信息和用于指示所述目标子模块的延迟的信息，所述第二时钟周期是根据所述目标子模块的所述延迟而确定的。

2.如权利要求1所述的方法，其中，所述逻辑系统设计在硬件仿真器上实现，所述硬件仿真器包括第一FPGA和第二FPGA，所述第一模块运行在第一FPGA上，所述第二模块运行在第二FPGA上。

3.如权利要求1所述的方法，其中，所述目标子模块的所述延迟包括所述目标子模块的内部延迟以及所述第一模块和所述第二模块之间的传输延迟，所述第二时钟周期大于或等于所述目标子模块的内部延迟与所述传输延迟之和。

4.如权利要求1所述的方法，其中，所述子模块的延迟包括所述子模块的内部延迟和所述第一模块和所述第二模块之间的传输延迟，所述第二时钟周期大于或等于所述多个子模块的内部延迟最大的子模块的内部延迟与所述传输延迟之和。

5.如权利要求1所述的方法，还包括：

响应于已经过一个所述第二时钟周期，将所述系统时钟的运行周期从所述第二时钟周期切换为所述第一时钟周期。

6.如权利要求1所述的方法，其中，将所述系统时钟的运行周期从第一时钟周期切换为第二时钟周期进一步包括：

根据所述事件指示生成时钟停止指令，以使所述系统时钟的时钟信号的上升沿延迟产生。

7.如权利要求5所述的方法，其中，将所述系统时钟的运行周期从所述第二时钟周期切换为所述第一时钟周期进一步包括：

生成时钟发生指令，以使所述系统时钟的时钟信号的上升沿开始产生。

8.如权利要求1所述的方法，其中，基于所述第二时钟周期运行所述目标子模块，包括：

在所述第二时钟周期输出所述目标子模块的输出信号。

9.一种用于同步逻辑系统设计的第一模块与第二模块的仿真器，包括：

接口单元，用于连接到主机；

存储器，用于存储一组指令；以及

至少一个处理器，配置为执行该组指令以进行如权利要求1至8任意一项所述的方法。

10.如权利要求9所述的仿真器，进一步包括第一FPGA和第二FPGA，所述第一模块运行在第一FPGA上，所述第二模块运行在第二FPGA上。