[发明专利]处理器核、处理器及指令处理方法

说明书

本申请公开了一种处理器核、处理器及指令处理方法。该处理器核包括：取指单元，用于获取指令，指令至少包括第一操作码；解码单元，用于对指令进行解码；以及执行单元，用于根据解码单元的解码结果执行指令，其中，解码单元基于至少一个逻辑模块对第一操作码进行转换，以获得第二操作码，并对第二操作码进行解码，每个逻辑模块接收第一操作码并提供第二操作码中的至少一位数据。在多个不同的处理器核中，对于同一个第二操作码，可以使用不同的第一操作码和逻辑模块来获得该第二操作码，从而大大提高了数据的保密性，避免数据被反编译。

技术领域

本发明涉及计算机技术领域，更具体地，涉及一种处理器核、处理器及指令处理方法。

背景技术

中央处理器(Central Processing Unit，可简称为CPU)是计算机中的主要设备之一，用于执行数据处理、计算机指令处理、程序处理等任务。CPU架构是CPU所遵守的规范，在通常的CPU架构中，其执行指令通常包括提取(fetch)、解码(Decode)、执行(Execute)和写回(Write back)等过程。

现有的CPU架构仍有待改进，以进一步提升其保密性。

发明内容

本公开的目的在于提供一种处理器核、处理器及指令处理方法。

根据本发明的第一方面，提供了一种处理器核，包括：取指单元，用于获取指令，所述指令至少包括第一操作码；解码单元，用于对所述指令进行解码；以及执行单元，用于根据所述解码单元的解码结果执行所述指令，其中，所述解码单元基于至少一个逻辑模块对所述第一操作码进行转换，以获得第二操作码，并对所述第二操作码进行解码，每个所述逻辑模块接收所述第一操作码并提供所述第二操作码中的至少一位数据。

可选的，每个所述逻辑模块包含多个逻辑门，每个所述逻辑模块所包含的多个逻辑门被配置为具有不完全相同的连接关系，以使得所述第一操作码对应于所述第二操作码中的所述至少一位数据。

可选的，每个所述逻辑模块包括：第一模块，包括至少一个第一逻辑门和与所述第一逻辑门数量相同的至少一个缓冲门，每个所述第一逻辑门接收所述第一操作码中的至少一位数据，并提供第一中间数据，每个所述缓冲门用于接收所述第一操作码中的所述至少一位数据并提供第二中间数据，其中，接收所述第一操作码中的相同的所述至少一个数据的所述第一逻辑门和所述第二逻辑门形成组合逻辑门。

可选的，每个所述逻辑模块还包括：第二模块，包括至少一个第二逻辑门，每个所述第二逻辑门连接至每个所述组合逻辑门，并选择接收每个所述组合逻辑门提供的所述第一中间数据和所述第二中间数据中的一个，每个所述第二逻辑门提供一个第三中间数据。

可选的，每个所述逻辑模块还包括：第三模块，包括至少一个第三逻辑门，每个所述第三逻辑门连接至每个所述第二逻辑门的输出端，以提供所述第二操作码中的一位数据。

可选的，所述第一逻辑门为非门，所述第二逻辑门为与门，所述第三逻辑门为或门。

可选的，所述第一逻辑门的数量与所述第一操作码的位数相对应。

可选的，所述解码单元包括多个所述逻辑模块，每个所述逻辑模块所包含的所述第一逻辑门、所述第二逻辑门和所述第三逻辑门的数量为固定值，且每个所述逻辑模块所包含的所述第一逻辑门、所述缓冲门、所述第二逻辑门和所述第三逻辑门之间的连接关系不完全相同。

可选的，所述解码单元包括一个所述逻辑模块，所述逻辑模块所包含的所述第三逻辑门的数量与所述第二操作码的位数相同，且每个所述第三逻辑门的输出对应于所述第二操作码中的一位数据，各个所述第三逻辑门与所述第一逻辑门和所述第二逻辑门之间的连接关系不完全相同。

根据本发明的第二方面，提供了一种处理器，包括：如上所述的处理器核。