[发明专利]一种多路CPU互联系统

权利要求书

1.一种多路CPU互联系统，其特征在于，包括：

中背板；

多个盲插高速信号连接器；

通过所述中背板互联的第一节点、第二节点、第三节点和第四节点，所述第一节点、所述第二节点、所述第三节点和所述第四节点中的每一个包括多个高速信号连接器以及2个CPU，每个所述CPU通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联；

其中，每个CPU的UPI3通过板卡上的PCB走线连接到对应的高速信号连接器，所述对应的高速信号连接器通过线缆与固定在节点上的对应的盲插高速信号连接器连接，所述第一节点上的UPI3对应的所述盲插高速信号连接器和所述第三节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接，所述第二节点上的UPI3对应的所述盲插高速信号连接器和所述第四节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接；

每4个节点组成1个8路CPU系统；其中，每个所述节点上的第一CPU的UPI0通过板卡上的PCB走线与第二CPU的UPI1连接，第一节点上的第一CPU的UPI1、第二CPU的UPI0通过所述板卡上的PCB走线分别与第四节点上的第一CPU的UPI1、第二CPU的UPI0连接，第二节点上的第一CPU的UPI1、第二CPU的UPI0通过板卡上的PCB走线分别与第三节点上的第一CPU的UPI1、第二CPU的UPI0连接，第一节点上的两个CPU的UPI2通过线缆与第二节点上的两个CPU的UPI2分别对应连接，第三节点上的两个CPU的UPI2通过线缆与第四节点上的两个CPU的UPI2分别对应连接。

2.根据权利要求1所述的系统，其特征在于，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。

3.根据权利要求1所述的系统，其特征在于，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。

4.根据权利要求1所述的系统，其特征在于，第一节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第二节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第一节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第二节点上的所述UPI2对应的所述高速信号连接器连接。

5.根据权利要求1所述的系统，其特征在于，第三节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第四节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第三节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第四节点上的所述UPI2对应的所述高速信号连接器连接。

6.根据权利要求1所述的系统，其特征在于，所述固定在节点上的对应的盲插高速信号连接器固定在靠近所述中背板一侧的节点板上。

7.根据权利要求1所述的系统，其特征在于，所述盲插高速信号连接器通过结构固定件和穿过所述结构固定件的紧固件固定在所述中背板上和所述节点上。