[发明专利]一种基于双掩码技术的功耗恒定性门电路单元

权利要求书

1.一种基于双掩码技术的功耗恒定性门电路单元，由两个单轨双掩码预充电门电路单元组成，其特征在于，所述单轨双掩码预充电门电路单元为：单轨正逻辑双掩码或门逻辑单元或单轨负逻辑双掩码或门逻辑单元；所述组成方式为：由单轨正逻辑双掩码或门逻辑单元与单轨负逻辑双掩码或门逻辑单元组成。

2.如权利要求1所述的一种基于双掩码技术的功耗恒定性门电路单元，其特征在于，所述单轨正逻辑双掩码或门逻辑单元，由PMOS管P1、P2、P3、P4、P5和NMOS管N1、N2、N3、N4、N5、N6、N7组成，设有输入端的信号为x、y、掩码信号m₁、m₂、时钟信号CLK和输出端的信号为f；NMOS管N1的漏极与输入信号x,y相连，并与N1和N2的栅极相连，N1的源极与N2的源极、P5的漏极相连并接地；NMOS管N2的漏极与PMOS管P2的漏极、PMOS管P4的栅极相连；NMOS管N3的漏极与PMOS管P4的漏极相连，N3的栅极接时钟信号CLKA，N3的源极与PMOS管P5的源极、NMOS管N4和N5的漏极相连；NMOS管N4的栅极与掩码信号m₁相连，N4的源极与N6的漏极相连；NMOS管N5的栅极与掩码信号相连，N5的源极与N7的漏极相连；NMOS管N6的栅极与掩码信号m₂相连，N6的源极与N7的源极相连，并连接输出信号f；NMOS管N7的栅极与掩码信号相连；PMOS管P1的漏极与本身的栅极、P2的栅极相连并连接基准电流信号I₀，P1的源极与P2、P3的源极相连并连接至电源VDD；PMOS管P2的栅极与P3的栅极相连，PMOS管P2的宽长比是P1的0.5倍；PMOS管P3漏极与P4的源极相连，PMOS管P3的宽长比与P1相同；PMOS管P5的栅极接时钟信号CLKA。

3.如权利要求2所述的一种基于双掩码技术的功耗恒定性门电路单元，其特征在于，所述单轨正逻辑双掩码或门逻辑单元的一个时钟周期分为预充电和求值两个阶段，当进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电0信号；当电路进入求值阶段时，由于桥式结构具有路径选择的作用，当(m₁,m₂)的取值为(0,0)或(1,1)时，该电路被导通，电路输出正逻辑。

4.如权利要求1所述的一种基于双掩码技术的功耗恒定性门电路单元，其特征在于，所述单轨负逻辑双掩码或门逻辑单元，由PMOS管P1’、P2’、P3’、P4’、P5’和NMOS管N1’、N2’、N3’、N4’、N5’、N6’、N7’组成，设有输入端的信号为x、y、掩码信号m₁、m₂、时钟信号CLK和输出端的信号为NMOS管N1’的漏极与输入信号a,b相连，并与N1’和N2’的栅极相连，N1’的源极与N2’的源极、P5’的漏极相连并接地；NMOS管N2’的漏极与PMOS管P2’的漏极、PMOS管P4’的栅极相连；NMOS管N3’的漏极与PMOS管P4’的漏极相连，N3’的栅极接时钟信号CLKA，N3’的源极与PMOS管P5’的源极、NMOS管N4’和N5’的漏极相连；NMOS管N4’的栅极与掩码信号m₁相连，N4’的源极与N6’的漏极相连；NMOS管N5’的栅极与掩码信号相连，N5’的源极与N7’的漏极相连；NMOS管N6’的栅极与掩码信号相连，N6’的源极与N7’的源极相连，并连接输出信号NMOS管N7’的栅极与掩码信号m₂相连；PMOS管P1’的漏极与本身的栅极、P2’的栅极相连并连接基准电流信号I₀，P1’的源极与P2’、P3’的源极相连并连接至电源VDD；PMOS管P2’的栅极与P3’的栅极相连，PMOS管P2’的宽长比是P1’的0.5倍；PMOS管P3’漏极与P4’的源极相连，PMOS管P3’的宽长比与P1相同；PMOS管P5’的栅极接时钟信号CLKA。