[发明专利]基于FPGA进位链的电路结构优化方法及系统

说明书

本发明提出一种基于FPGA进位链的电路结构优化方法及系统，该方法包括：通过逻辑综合工具对目标逻辑运算进行逻辑综合，得到综合网表；获取所述综合网表中关键路径；若所述关键路径上查位表的实际输入个数不大于预设阈值，且所述关键路径上参考路径两端的相邻元件为进位链，则将所述关键路径上的查位表转换为进位链，所述参考路径为连续相邻的查找表所组成的路径。本发明实施例通过查找关键路径上符合变换要求的查找表，并将查找变转换为进位链，由于进位链和查找表两个元件之间的时延较大，而进位链和进位链之间的时延较小，将相邻的进位链和查找变转换为两个相邻的进位链，从而减小了电路时延，增加了电路频率，提高了FPGA芯片的性能。

技术领域

本发明涉及电子电路技术领域，尤其涉及一种基于FPGA进位链的电路结构优化方法及系统。

背景技术

随着数字化和智能化的发展，现场可编程门阵列(Field Programmable GateArray，简称FPGA)芯片组件成为通信、航天、军工等领域不可或缺的核心器件，是保障国家战略安全的重要支撑基础。FPGA软件中逻辑综合工具将数字设计映射成门级表，并优化其冗余的电路结构，其结果的性能水平极大的影响后续的布局布线结果，其结果的性能水平极大的影响后续的布局布线结果，甚至直接影响最终芯片应用时的时序功耗等关键性能。

FPGA芯片的综合器在综合的过程中，由于自身硬件结构的特性和限制，需要引用一个或多个含有目标技术的函数库，函数库中有例如多位加法器、寄存器和存储器等。综合器通过分析硬件描述语言，经过编译器产生RTL描述，将设计部分有效地综合成实际的门级网表。综合器不仅能将高级抽象层次的描述转化为较低层次的描述，还能优化设计中的逻辑结构，如去除冗余的电路结构或复用功能相同的电路模块。

一般来说，在FPGA采用小型的查询表(Look Up Table，简称LUT)来实现逻辑函数，通过存储一个真值表，就可以实现任何n个输入1个输出的逻辑函数，一般输入的范围在4至6，而FPGA逻辑综合的其中一个关键步骤是将大型多输入的逻辑块分解成4至6个输入的小型逻辑函数，用LUT实现这些小的逻辑函数。

但是，在利用LUT实现逻辑函数的过程中，会产生较大的时延，因此，亟需一种基于FPGA进位链的电路结构优化方法。

发明内容

本发明提供一种基于FPGA进位链的电路结构优化方法及系统，其主要目的在于降低电路时序关键路径的时延，有效提高电路整体的最大频率，增强目标FPGA芯片的性能。

第一方面，本发明实施例提供一种基于FPGA进位链的电路结构优化方法，包括：

通过逻辑综合工具对目标逻辑运算进行逻辑综合，得到综合网表；

获取所述综合网表中关键路径；

若所述关键路径上查位表的实际输入个数不大于预设阈值，且所述关键路径上参考路径两端的相邻元件为进位链，则将所述关键路径上的查位表转换为进位链，所述参考路径为连续相邻的查找表所组成的路径。

优选地，所述预设阈值根据目标FPGA芯片确定，所述目标FPGA芯片用于实现所述目标逻辑运算。

优选地，所述预设阈值为目标FPGA芯片进位链中查找表的理论输入个数加1。

优选地，所述关键路径为一条或者多条。

优选地，所述关键路径包括所述综合网表中延时最大的路径。

优选地，所述将所述关键路径上的查位表转换为进位链，包括：

将所述进位链替换所述关键路径上的查位表，其中，所述进位链的输入引脚替换所述关键路径上查位表的实际信号输入引脚，所述进位链的输出引脚替换所述关键路径上查位表的实际信号输出引脚。

优选地，所述逻辑综合工具为Design Compiler。