[发明专利]基于FPGA进位链的电路结构优化方法及系统

权利要求书

1.一种基于FPGA进位链的电路结构优化方法，其特征在于，包括：

通过逻辑综合工具对目标逻辑运算进行逻辑综合，得到综合网表；

获取所述综合网表中关键路径；

若所述关键路径上查位表的实际输入个数不大于预设阈值，且所述关键路径上参考路径两端的相邻元件为进位链，则将所述关键路径上的查位表转换为进位链，所述参考路径为连续相邻的查找表所组成的路径。

2.根据权利要求1所述的基于FPGA进位链的电路结构优化方法，其特征在于，所述预设阈值根据目标FPGA芯片确定，所述目标FPGA芯片用于实现所述目标逻辑运算。

3.根据权利要求2所述的基于FPGA进位链的电路结构优化方法，其特征在于，所述预设阈值为目标FPGA芯片进位链中查找表的理论输入个数加1。

4.根据权利要求1所述的基于FPGA进位链的电路结构优化方法，其特征在于，所述关键路径为一条或者多条。

5.根据权利要求4所述的基于FPGA进位链的电路结构优化方法，其特征在于，所述关键路径包括所述综合网表中延时最大的路径。

6.根据权利要求1至5任一所述的基于FPGA进位链的电路结构优化方法，其特征在于，所述将所述关键路径上的查位表转换为进位链，包括：

将所述进位链替换所述关键路径上的查位表，其中，所述进位链的输入引脚替换所述关键路径上查位表的实际信号输入引脚，所述进位链的输出引脚替换所述关键路径上查位表的实际信号输出引脚。

7.根据权利要求1至5任一所述的基于FPGA进位链的电路结构优化方法，其特征在于，所述逻辑综合工具为Design Compiler。

8.一种基于FPGA进位链的电路结构优化系统，其特征在于，包括：

综合模块，用于通过逻辑综合工具对目标逻辑运算进行逻辑综合，得到综合网表；

路径模块，用于获取所述综合网表中关键路径；

转换模块，用于若所述关键路径上查位表的实际输入个数不大于预设阈值，且所述关键路径上参考路径两端的相邻元件为进位链，则将所述关键路径上的查位表转换为进位链，所述参考路径为连续相邻的查找表所组成的路径。

9.一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至7中任一项所述基于FPGA进位链的电路结构优化方法的步骤。

10.一种计算机存储介质，所述计算机存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7中任一项所述基于FPGA进位链的电路结构优化方法的步骤。