[发明专利]推测分支模式更新方法和微处理器

说明书

本申请提供了推测分支模式更新方法和微处理器。在一个实施例中，一种微处理器包括：第一逻辑，其被配置为检测为拾取到的高速缓存地址与两个先前高速缓存地址其中至少之一匹配；以及第二逻辑，其被配置为基于所述匹配来调整用于条件分支预测的分支模式并且将所述高速缓存地址与调整后的分支模式进行组合以形成条件分支预测器地址。

技术领域

本发明通常涉及微处理器，并且具体地涉及微处理器中的分支预测。

背景技术

微处理器如今使用流水线处理方案来操作，由此编程指令被分解为在流水线的多个级中并发执行的步骤。指令通常(例如，编程代码的10-20％)包括分支指令或简单的分支，其中包括无条件分支(例如，始终采取的分支)和条件分支(例如，根据对指定条件的评估而采取或不采取)。直到计算出条件并且条件跳转经过指令流水线中的执行级之前，通常不确定地知道采取还是不采取条件跳转，这可能导致获取下一条指令的延迟。已经开发了分支预测器以试图在流水线的前端猜测条件分支将去向哪个方向(采取、不采取)以及到达哪个目标地址，并且这样改善了整个流水线中的指令流。

在微处理器中常用的一个分支预测器被称为分支目标地址高速缓存(BTAC)。BTAC包括硬件逻辑，该硬件逻辑可以包括使用过去的分支指令行为的全局历史模式以实现对所拾取的分支指令的目标地址的预测。一般而言，用于BTAC的分支预测器可以包括与多个经常用字母表示的、多集关联的高速缓存存储器或边(诸如在BTAC的两个高速缓存存储器的情况下，边A和边B等)相结合使用的多个预测器表。各边可以包括多个路(例如2路、4路等)。用于一些示例BTAC阵列的信息可以在美国专利No.8,832,418和No.7,707,397中找到。

对于条件分支预测，BTAC可使用标签几何(TAGE)预测器，其包括各自具有不同长度的全局分支历史模式的多个表。关于TAGE预测器的附加信息可以在“ANew Case for theTAGE Branch Predictor(Andre Seznec，MICRO2011：The 44^th Annual IEEE/ACMInternational Symposium on Microarchitecture，2011，ACM/IEEE，2011年12月，PortoAllegre，巴西)中找到，其通过引用而全文并入于此。对于一些微处理器，TAGE预测器通常使用由第三先前取指更新的分支模式。该特征工作良好，但有时可能在两个取指内遇到同一分支且没有最近条件分支时产生不良预测。因而，相同模式可用于相同分支的多个实例，并且如果分支的两个实例不同地解析(例如，采取或不采取)，则可能出现误预测。

发明内容

在一个实施例中，一种微处理器包括：第一逻辑，所述第一逻辑被配置为检测为拾取到的高速缓存地址与两个先前高速缓存地址其中至少之一匹配；以及第二逻辑，其被配置为基于所述匹配调整用于条件分支预测的分支模式并且将所述高速缓存地址与调整后的分支模式进行组合以形成条件分支预测器地址。

在检查以下附图和详细描述时，本发明的其它系统、方法、特征和优点对于本领域的技术人员将是明显的或变得明显。所有这样的附加系统、方法、特征和优点旨在被包括在本说明书内、本发明的范围内，并且受所附权利要求的保护。

附图说明

参考以下附图，可以更好地理解本发明的各个方面。不必按比例绘制附图中的组件，而是将重点放在清楚地例示本发明的原理上。此外，在附图中，相同的附图标记在多个视图中表示相应部件。

图1A是示出实现推测分支模式更新系统的实施例的微处理器所用的示例分支单元流水线的框图。

图1B是示出图1A中所示的分支单元流水线的示例前端的示意图。

图2A是示出在推测分支模式更新系统的实施例中使用的示例分支模式调整逻辑的实施例的示意图。

图2B是示出在示例推测分支模式更新系统的实施例中使用的条件分支预测器和表的示意图。