[发明专利]一种用于功率半导体器件动态特性测试的控制逻辑的实现方法

权利要求书

1.一种用于功率半导体器件动态特性测试的控制逻辑的实现方法，其特征在于，控制逻辑可提供三路脉冲方波输出；第三路为双脉冲方波，脉冲周期为1ms，第一脉宽Ton3-1从1-999微秒连续可调，第二脉宽Ton3-2从0-999微秒连续可调，两脉冲时间间隔Toff3-2从10-999微秒连续可调；当第二脉宽为0时，第三路实际输出为单脉冲方波；当第一路脉冲输出为高电平，第二路脉冲输出为低电平，第三路为单脉冲方波连续输出时，系统对待测器件进行电冲击；第三路脉冲周期和电冲击次数相乘，决定了第一路脉冲通态时间；电冲击次数N从1到99999次；从第一路脉冲下降到第二路脉冲上升这段时间Td为待测器件自然退火时间，从10微秒到999秒可调，通过外设输入；之后第一路脉冲为低电位，第二路脉冲为高电位，此时是待测器件开关特性或动态电阻测试时间；第二路脉宽的通态时间设为1小时；上述逻辑利用外设及其接口，通过编程实现；逻辑功能实现需要7个寄存器，分别用于存储Ton3-1、Toff3-1、Ton3-2、Toff3-2、Toff3-3、N和Td；8个比较器，分别用于向I/O传递信号以发送高电平还是低电平；三个计时器，分别用于功率器件的脉冲时间、脉冲次数和退火时间的计数。

2.根据权利要求1所述的方法，其特征在于：当负载1短路且开关1工作在线性区、负载2为钳位感性负载时，测试系统可用于短路冲击后的开关特性测试；当负载1为非钳位感性负载、负载2短路且开关2工作在饱和区时，测试系统可用于雪崩冲击耦合多开关冲击后的动态电阻测试。

3.根据权利要求1所述的方法，其特征在于：待测功率器件Q1，其源极接模拟地，其漏极接到开关S1和S2的源极，S1和S2为并联关系；芯片UCC27611DVRT的VDD管脚外接电源VDD，IN+和FPGA的一个I/O接口相连，IN-管脚接数字地；OUTH和OUTL管脚分别接电阻R1、R2，R1、R2并联接到测试器件Q1的栅极；VREF管脚外接偏置电压VREF，GND管脚接模拟地；芯片UCC21530DWKQ1的INA和INB分别通过R3、C1和R4、C2构成的滤波电路连接到FPGA的两个I/O接口，两个VCCI管脚、EN管脚和DT管脚外接电压源VCC，GND管脚接数字地，NC管脚空置；VDDA、VDDB分别外接偏置电压VDDA和VDDB，OUTA和OUTB分别通过R5与二极管D1的并联、R6和二极管D2的并联接到S1和S2的栅极，VSSA和VSSB分别连接S1和S2的源极；S1漏极直接与测试电压Vtest连接，S2漏极通过电感L1和二极管D3的并联连接到测试电压Vtest；这里，S1和S2所使用的是功率MOSFET；当电路开始上点工作时，FPGA的I/O接口PWM1向INA输出高电平，PWM3向IN+输出脉冲，此时UCC2711DVRT控制Q1导通，UCC21530DWKQ1控制S1开通，Q1经历动态过程1；完成短路脉冲后PWM1变为低电平；经过一段时间的退火后，退火是电路的开关是s1s2都断开，退火时间设定为毫秒量级；PWM2向INB输出高电平，UCC21530DWKQ1控制S2开通，此时Q1进行动态过程2。

4.根据权利要求1所述的方法，其特征在于：FPGA内部的逻辑是，计数器1以开始计数，计数器1将所计的数Time1传送给比较器1和比较器2，寄存器1将预先设定的脉冲时间Number1也传给比较器1，当Time1小于等于Number1时，比较器1给I/O接口1发送信号使I/O接口1向待测器件发送高电平，比较器1给计数器2发送信号使计数器2所计的数Time2加1；同时寄存器2将预先设定的脉冲周期Number2传送给比较器2，当Time1和Number2相等时比较器2向计数器1发送信号，使计数器1清零以完成一次短路脉冲；计数器2将所计的数Time2传送给比较器3，寄存器3将预先设定的冲击次数Number3传送给比较器3，若Time2小于Number3，即未满足冲击次数则比较器3将信号传给I/O接口2使I/O接口2向短路开关发送高电平；若Time2等于Number3，即满足冲击次数则比较器3将信号传给计数器3；计数器将所计的数Time3传给比较器4，寄存器4将预先设定的冲击后恢复时间Number4也传给比较器4，当Time3等于Number4，即恢复时间到后比较器4将信号传给I/O接口3使I/O接口3向开关2发送高电平，此后开关1断开，开关2闭合，电路处于工作状态。