[发明专利]一种消除转置存储器的二维离散小波变换VLSI设计方法有效

专利信息
申请号: 202110790745.2 申请日: 2021-07-13
公开(公告)号: CN113343610B 公开(公告)日: 2022-05-17
发明(设计)人: 张为;郝亚喆 申请(专利权)人: 天津大学
主分类号: G06F30/30 分类号: G06F30/30;G06F115/12
代理公司: 天津市北洋有限责任专利代理事务所 12201 代理人: 程毓英
地址: 300072*** 国省代码: 天津;12
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摘要:
搜索关键词: 一种 消除 存储器 二维 离散 变换 vlsi 设计 方法
【权利要求书】:

1.一种消除转置存储器的二维离散小波变换VLSI设计方法,基于9/7离散小波变换实现,公式如(1)-(2):

9/7小波提升公式

9/7小波缩放公式

其中,x(n)是图像输入的原始像素值;y(n)、H(2n+1)、L(2n)为提升过程中间变量;H°(2n+1)、L°(2n)是滤波后的高频分量和低频分量;α、β、γ、δ为提升系数,K为缩放系数,α=1.586134342,β=0.052980118,γ=0.882911075,δ=0.443506852,K=1.230174105;

其特征在于,硬件架构包括一维行滤波器、一维列滤波器和缩放模块,数据流动顺序为:输入数据首先逐行逐点进入行滤波器,经过一维行变换后输出的低频分量和高频分量无需转置存储器缓存,直接并行进入两个单输入的列滤波器模块,按照列扫描顺序再次进行一维变换,列变换输出结果经过缩放模块后得到二维离散小波变换的四个子带结果;

行滤波器模块基于公式(1)设计一维提升电路架构,首先利用寄存器缓存方式将串行输入数据分裂成一个奇数序列行x(2n+1)和两个偶数序列行x(2n)、x(2n+2),这三行数据并行开始后续行变换处理;行变换利用四级流水线结构完成四步提升计算,每级流水线都实现一个三输入二输出单元,完成一次乘法运算和两次加法运算;通过寄存器缓冲中间数据,将关键路径延时降低到一个乘法器延时;

列滤波器模块,由于按列扫描,每步提升计算都需要等待三行输入数据到来,分三次迭代累加完成,并利用双端口RAM同时读写特点,对迭代中间变量进行存储;当每行输入数据到来,读出RAM的输出数据与当前输入数据进行计算,得到新的中间变量再次写入RAM,在得到第三次输入后计算出该步提升结果;为实现乘法器和加法器复用,将公式(1)-(2)中的乘法系数位置调整如公式(3)-(4)所示,使得第二步和第四步计算中乘法项作用于累加项而非公式(1)中的单一项,以便将这两步提升计算中的乘法运算与其他两步调整在不同时钟周期;

调整后的9/7小波提升公式

调整后的9/7小波缩放公式

缩放模块,将行列两次一维变换的缩放步骤整合到一次进行,4个子带具有各自新的缩放系数,LL、HL、LH、HH四个分量乘以对应的缩放系数得到二维小波变换结果;在偶数行到来时输出LL和HL分量,在奇数行到来时输出LH和HH分量。

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