[发明专利]一种基于AXI总线的数据预处理方法

说明书

本发明公开了一种基于AXI总线的数据预处理方法，通过获取请求模块需要预处理的运算逻辑指令；在读地址通道上设置用于传递运算逻辑指令的信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；通过在AXI总线的读数据通道上设置若干个预处理模块；信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次对读数据进行运算处理，将处理后的读数据返回到请求模块，本发明通过预处理模块对读数据的预处理，减少了请求模块的计算负担，提高了请求模块的处理性能。

技术领域

本发明涉及大规模数字集成电路设计技术领域，尤其涉及一种基于AXI总线的数据预处理方法。

背景技术

随着现代SoC芯片的规模增加，系统总线互联规模也随之增加，与此同时为了获得更高的总线带宽，总线工作的时钟频率也大幅随之提升。目前，业界比较普遍应用的高速互联总线，是基于ARMAMBAAXI总线协议实现的总线系统。AXI(Advancede XtensibleInterface)总线协议是一种面向高性能、高带宽、低延迟的片内总线，它的一个重要优点是地址/控制和数据的分离设计，使其可以在时序关键的路径处，使用类似FIFO的结构对总线信号进行寄存，更加容易获得时序收敛。这种类似FIFO的寄存结构，在本发明中称为AXISlice。在一个大型的SoC芯片的物理实现过程中，大量的逻辑门和存储模块所占用的物理面积，以及布局布线资源的紧张，经常会导致两个模块之间的物理距离很远，如果直接使用AXI总线进行连接，会导致时序收敛困难。此时就需要使用AXI Slice，按照实际物理实现情况进行1次或多次的寄存，以实现时序收敛。根据实际SoC的规模大小，在某个AXI路径上存在多级AXI Slice的情况十分普遍。

同时，现代SoC芯片所承担的应用更为复杂，运算密集型应用出现的场景越来越多，运算指令越来越复杂，单周期完成单条复杂运算指令(如浮点运算、哈希运算等)的难度增加，处理器或者硬件加速器需要花费额外的时钟周期用于复杂运算的预处理(如浮点加法的浮点对齐操作、哈希运算的消息块预处理等)。其次，处理器或者硬件加速器在承担复杂性运算的过程中，对于数据的访问更加频繁，结合上述总线多级AXI Slice现象，会造成消耗在总线传输过程中的时间占比显著增加。

综上所述，伴随现代SoC芯片规模越来越大，工作频率越来越高，系统总线(尤其是常用的AXI总线)需要包含更多的AXI Slice以完成时序收敛。同时，伴随现代SoC芯片承担的应用越来越复杂，处理器或者硬件加速器完成复杂指令需要花费周期用于预计算处理，同时更频繁的访存需求也使得AXI Slice所引入的总线传输时间显著增加。

发明内容

为解决背景技术中存在的技术问题，本发明提出一种基于AXI总线的数据预处理方法，使请求模块在总线数据读写过程中能够完成部分计算预处理，在不影响原本总线通信带宽的前提下，减少请求模块的计算负担，获得更高处理性能。

本发明提出一种基于AXI总线的数据预处理方法，应用于包括请求模块、AXI总线、目的模块的传输系统，包括：

获取请求模块需要预处理的运算逻辑指令；

在读地址通道上设置信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST用于传递所述运算逻辑指令；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；

在AXI总线的读数据通道上设置若干个预处理模块；所述信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次基于信号R_INST对读数据进行运算处理，将处理后的读数据返回到请求模块。

优选地，所述运算逻辑指令为流水级运算指令；所述信号AR_INST与信号R_INST由高半部分和低半部分两部分组成；所述高半部分表示预处理的运算指令；所述低半部分表示预处理的运算指令的流水级数。