[发明专利]时效预校准方法及系统

说明书

为了解决现有技术的不足，本发明提供一种时效预校准方法及系统，包括：通过设计数据构建数据库；将所述数据库中的数据作为输入，进行时序预校准，获得预测的数据；并将所述预测的数据和所述数据库中的数据进行比较，得到提取缩放因子；将所述提取缩放因子设置到所述PR工具中，进行增量优化，自此完成时序预校准。本发明所述的方法从布局阶段开始进行时序校准，有效减少了因签核阶段的改进空间较小出现时序收敛失败的可能性；并且，通过修改电容、电阻的提取缩放因子增强了PR工具和Signoff工具STA结果的一致性，可减少因过度约束造成对面积和功耗的负面影响，同时大大减少了ECO迭代的次数。

技术领域

本发明涉及集成电路设计自动化EDA技术领域，特别涉及一种利用机器学习方法预测电容、电阻的布局布线工具时序的时效预校准方法、系统、应用、电子装置以及计算机可读存储介质。

背景技术

芯片的后端设计是芯片的物理实现过程，即：前端设计人员提供的门级网表经过后端设计，形成可以供工艺制造商流片的版图文件的过程。后端设计流程大致分为由布局布线(PR)工具实现的布图规划、布局、时钟树综合、布线，以及由签核(Signoff)工具完成的时序签核。

静态时序分析(STA)是后端设计重要的一个步骤，从上述流程的布局阶段开始，每一个阶段中，EDA工具会调用STA引擎，进行时序分析。若最终Signoff工具的STA结果没有出现违例，则认为设计能在设计人员所要求的时钟频率下正常工作。

由于PR工具和Signoff工具使用的电容、电阻寄生参数提取模型精度存在的差异，会导致两种工具的STA结果存在较大差异，普遍PR工具的STA结果会比Signoff工具乐观。当Signoff工具存在时序违例，就需要通过工程改变命令(ECO)技术返回PR工具对设计进行迭代，进行修改和优化，直到Signoff工具STA结果为时序收敛。PR工具与Signoff工具STA结果的一致性极大的影响了时序收敛的工作量，后端设计通常会在时序收敛上消耗60％的设计周期。

目前，应对PR工具和Signoff工具STA结果存在的不一致性问题的方案主要有两种：第一种方案是在PR工具中预留更多的时序裕量；第二种方案如《芯片后端设计和版图设计方法、工具、芯片及存储介质》，申请号：202010820385.1，中公开的：先完成一次布局布线和时序签核，对比两个工具生成的时序报告，对PR工具的物理信息进行校正，重新进行布局和布线。

上述第一种应对方案相当于加快了设计的工作频率，容易对门级单元造成不必要的电压阈值替换和驱动替换，对设计的功耗、面积有负面影响，不利于设计质量的提高；而第二种应对方法需要先完成一次布局布线，再返回修改，而且通常需要进行多次尝试才能得到较好的校准效果。

为此，寻找一种快速调节PR工具与Signoff工具间静态时序分析一致性的方法，提高设计质量，减少开发周期，是目前芯片后端设计中需要迫切解决的问题。

发明内容

为了解决现有技术的不足，本发明提供一种时效预校准方法及系统，用于至少解决背景技术中的一个技术问题。

本发明所采用的技术方案是：

一种时效预校准方法，包括：

通过设计数据构建数据库；

将所述数据库中的数据作为输入，进行时序预校准，获得预测的数据；并将所述预测的数据和所述数据库中的数据进行比较，得到提取缩放因子；

将所述提取缩放因子设置到所述PR工具中，进行增量优化，自此完成时序预校准。

所述“将所述数据库中的数据作为输入，进行时序预校准”，包括：

进行布局时序预校准的步骤和/或进行布线时序预校准的步骤。

所述“布局时序预校准的步骤”，包括：

进行布局规划；