[发明专利]编码方法、译码方法及相关装置、电子设备和存储介质

说明书

本公开的实施例提供了编码方法、译码方法及相关装置、电子设备和存储介质。该编码方法包括：接收输入数据，其中输入数据包括信息码数据和虚拟比特码数据，信息码数据的码字长度为k，虚拟比特码数据的码字长度为p；以及基于校验矩阵对输入数据执行里德所罗门RS编码，得到RS编码数据，其中，RS编码数据包括信息码数据和校验码数据，校验码数据的码字长度为2t并且包括虚拟比特码数据的信息，t为一个符号的长度，k、p和t为正整数。根据本公开的实施例，可以额外生成多比特虚拟内存空间，给内存的使用提供的额外信息的存储空间。

技术领域

本公开的实施例涉及编码方法、译码方法及相关装置、电子设备和存储介质。

背景技术

数据在传输、通信和存储过程中容易受到环境等因素干扰，从而导致数据错误。例如，DDR内存在工作过程中难免会受到诸如电磁等环境因素的干扰，从而导致内存出现错误。对于稳定性要求高的用户来说，内存错误可能会引起致命性的问题。尤其对于服务器而言，其对DDR数据可靠性要求比较高，DDR内存纠错技术就能提高服务器内存的稳定性和纠错能力。目前主流DDR使用的chipkill等ECC(Error Correcting Code，错误检查和纠正)技术，使用了RS算法来进行编码、译码、纠错。

对于DDR内存中的一些地址、页面或是高速缓存块(cacheline)，存在对一些额外信息标记的写入需求。然而，这些额外信息标记(例如，内存的错误标记)又不能真实写入至内存中，导致无法满足此类额外存储的需求。

发明内容

本公开提供了一种编码、译码方法及相关装置、电子设备和存储介质，以用于额外生成多比特虚拟内存空间，给内存的使用提供的额外信息的存储空间。

本公开的至少一实施例提供了一种编码方法，包括：接收输入数据，其中所述输入数据包括信息码数据和虚拟比特码数据，所述信息码数据的码字长度为k，所述虚拟比特码数据的码字长度为p；以及基于校验矩阵对所述输入数据执行里德所罗门RS编码，得到RS编码数据，其中，所述RS编码数据包括所述信息码数据和校验码数据，所述校验码数据的码字长度为2t并且包括所述虚拟比特码数据的信息，t为一个符号的长度，k、p和t为正整数。

例如，根据本公开的实施例提供的编码方法，其中，所述校验矩阵包括第一区间、第二区间和第三区间，其中，所述第一区间为2t行k列的矩阵，所述第二区间为2t行p列的矩阵，并且所述第三区间为2t行2t列的单位矩阵。

例如，根据本公开的实施例提供的编码方法，其中，所述第一区间包括k/t个连续的t行t列的单位矩阵，并且所述第一区间包括的t行t列的单位矩阵分布在所述第一区间的第1行至第2t行中的任意t行；所述第二区间包括p/t个连续的t行t列的单位矩阵，并且所述第二区间包括的t行t列的单位矩阵分布在所述第二区间的第1行至第2t行中的任意t行；所述第三区间的2t行2t列的单位矩阵分布在所述校验矩阵的任意2t列，并且所述第一区间、所述第二区间和所述第三区间的位置无交集。

例如，根据本公开的实施例提供的编码方法，其中，所述校验矩阵的第1行至第t行的第1列至第k列形成k/t个连续的t行t列的单位矩阵；所述校验矩阵的第1行至第t行的第k+1列至第k+p列的形成p/t个连续的t行t列的单位矩阵；并且所述校验矩阵的第1行至第t行的第k+p+1列至第k+p+2t列的形成2t行2t列的单位矩阵。

例如，根据本公开的实施例提供的编码方法，其中，基于校验矩阵对所述输入数据执行里德所罗门RS编码，得到RS编码数据包括：将所述信息码数据和所述虚拟比特码数据与所述校验矩阵进行组合异或，得到所述校验码数据；将所述信息码数据和所述校验码数据组合，得到所述RS编码数据。

例如，根据本公开的实施例提供的编码方法，还包括：输出所述RS编码数据并将其存储至存储器中，并且所述虚拟比特码数据包括与所述存储器的特性相关的信息。