[发明专利]一种基于时间戳的多通道采样同步方法

说明书

本发明公开了一种基于时间戳的多通道采样同步方法，先进行多ADC数据同步，再进行多通道采样同步；在多ADC数据同步时，通过FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记，然后FPGA使用千兆收发器接收多片ADC发送的串行通道数据流转换为并行数据，然后对每通道的并行数据进行调序以及增加动态延迟，最终形成最终的用户数据流；多通道采样同步时，先调节ADC时序，然后测量通道间延迟并校正。

技术领域

本发明属于数字示波器技术领域，更为具体地讲，涉及一种基于时间戳的多通道采样同步方法。

背景技术

随着科研水平的不断提升，人们对高采样率示波器的需求不断增高。在核能谱测量中，对γ射线脉冲的识别要求采样率至少大于15MSPS，观测供电传输线上的浪涌电流时，浪涌的持续时间只有几百纳秒，高能加速器的微脉冲信号的时间精度在几百皮秒，在众多的科研场景下，只有足够高速的数据采集系统才能将信号完整地记录下来。因此，高性能示波器或数据采集系统逐渐开始使用新型GSPSADC(模数转换器)，这类ADC最大特点是由原先的并行LVDS接口进化为串行JESD204B接口。JESD204B接口相比与并行LVDS接口具有多种好处：吞吐量更大、传输线更少、器件封装更小等。然而在使用多片ADC构建高速数据采集系统时，多ADC的数据同步也成为一大难题。

现有的解决方案是利用JESD204B协议的确定性延迟特性实现多片同步。JESD204B协议为源源不断的数据流划分了两个边界：帧、多帧，其中多帧时钟的边界由LMFC(本地多帧时钟)确定。初始化时，发送器所有通道发送ILAS(初始通道对齐序列)，接收器所有通道接收ILAS，而每一个通道都包含一个弹性缓冲器，只要接收器所有通道在同一个多帧边界内接收

ILAS再同时释放弹性缓冲器就能实现通道数据对齐。但是在实际系统中，各通道的ILAS往往跨越一个多帧时钟边界，为此需要调节DTXLFMC(SYSREF有效沿到接收端LMFC的延迟)和DRXLMFC(SYSREF有效沿到发送端LMFC的延迟)使得各通道ILAS在同一个LMFC到达。

上述方法存在的问题有三点：1、调节DTXLMFC和DRXLMFC需要得到最大走线延迟、最小走线延迟、发送端输出延迟和接收端输入延迟，这些数据在一般条件下很难得到。2、对于诸如雷达系统的应用，需要使用成千上百转换器，计算难度直线上升。3、对于需要调整时钟相位的应用，调整时钟相位会破坏SYSREF信号与器件时钟的时序关系，确定性延迟可能会出现不确定性。4、只能对齐JESD204B数据传输链路，不能对模拟通道进行对齐和消除采样时钟偏斜带来的不同步。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于时间戳的多通道采样同步方法，在没有额外的硬件开销下，不仅能够对齐多条JESD204B高速串行数据链路，还能够减小由采样时钟偏斜和模拟通道不一致等原因产生的通道间延迟。

为实现上述发明目的，本发明一种基于时间戳的多通道采样同步方法，其特征在于，包括以下步骤：

(1)、多ADC数据同步；

(1.1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；

(1.2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生多路采样时钟SCLK和多路参考时钟REFCLK，其中，SCLK和REFCLK的数量与系统使用的ADC数量对应，SCLK发送给每片ADC，REFCLK发送给FPGA；

(1.3)每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；