[发明专利]数字电路的连接方法、装置、电子设备和存储介质

说明书

一种数字电路的连接方法、装置、电子设备及存储介质。该数字电路的连接方法包括：确定每个路径终点对应的至少一条关键路径；基于至少一条关键路径，确定第一逻辑器件集合；基于多条电路路径和第一逻辑器件集合，确定每个路径终点对应的第二逻辑器件集合和第三逻辑器件集合；对第二逻辑器件集合进行克隆处理，以得到第二逻辑器件集合对应的克隆器件集合；基于多条电路路径，对第三逻辑器件集合及克隆器件集合中的逻辑器件进行连接处理，以得到每个路径终点对应的至少一条连接路径。该数字电路的连接方法可以对路径起点和路径终点之间的电路进行有效连接和克隆，从而解决由于多个路径终点对应于同一个路径起点而造成的难以优化时序的问题。

技术领域

本公开的实施例涉及一种数字电路的连接方法、数字电路的连接装置、电子设备和非瞬时性计算机可读存储介质。

背景技术

对于数字电路，尤其是大规模集成电路在设计完成后，需要对其时序进行验证。静态时序分析(Static Timing Analysis,STA)，或称静态时序验证，是电子工程中对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。

时序路径(Timing Path)是指设计中数据信号传播过程中所经过的逻辑路径，每一条时序路径都存在与之对应的一个起点(Start Point)和一个终点(End Point)。静态时序分析是基于时序路径进行时序分析，以判断是否存在违反设计规则的错误。

发明内容

本公开至少一实施例提供一种数字电路的连接方法，所述数字电路包括多个器件和多条电路路径，所述多个器件包括位于路径起点的第一器件和多个第二器件，所述多个第二器件分别位于与所述路径起点对应的多个路径终点，所述多条电路路径包括基于电路特性确定的在所述路径起点和所述多个路径终点之间的所有路径，所述方法包括：确定每个路径终点对应的至少一条关键路径；基于所述至少一条关键路径，确定第一逻辑器件集合，所述第一逻辑器件集合包括所述多个路径终点对应的所有关键路径上的除所述多个第二器件之外的全部逻辑器件；基于所述多条电路路径和所述第一逻辑器件集合，确定所述每个路径终点对应的第二逻辑器件集合和第三逻辑器件集合，所述第二逻辑器件集合包括需要克隆的逻辑器件，所述第三逻辑器件集合包括不需要克隆的逻辑器件；对所述第二逻辑器件集合进行克隆处理，以得到所述第二逻辑器件集合对应的克隆器件集合；基于所述多条电路路径，对所述第三逻辑器件集合及所述克隆器件集合中的逻辑器件进行连接处理，以得到每个路径终点对应的至少一条连接路径。

例如，在本公开至少一实施例提供一种数字电路的连接方法中，确定每个路径终点对应的至少一条关键路径，包括：确定所述路径起点和第m个路径终点之间的n条电路路径；计算与所述n条电路路径一一对应的n个时序裕量值；确定所述n个时序裕量值中的最小时序裕量值，将所述n条电路路径中对应于所述最小时序裕量值的至少一条电路路径，作为所述第m个路径终点对应的至少一条关键路径，m为正整数且小于等于所述多个路径终点的总数，n为正整数且小于等于所述多条电路路径的总条数。

例如，在本公开至少一实施例提供一种数字电路的连接方法中，确定每个路径终点对应的至少一条关键路径，包括：确定所述路径起点和第m个路径终点之间的n条电路路径；计算与所述n条电路路径一一对应的n个电路延时值；确定所述n个电路延时值中的最大电路延时值，将所述n条电路路径中对应于所述最大电路延时值的至少一条电路路径，作为所述第m个路径终点对应的至少一条关键路径，m为正整数且小于等于所述多个路径终点的总数，n为正整数且小于等于所述多条电路路径的总条数。

例如，在本公开至少一实施例提供一种数字电路的连接方法中，基于所述多条电路路径和所述第一逻辑器件集合，确定所述每个路径终点对应的第二逻辑器件集合和第三逻辑器件集合，包括：确定所述多个路径终点分别对应的多个关键路径器件集合，每个关键路径器件集合包括每个路径终点对应的至少一条关键路径上的全部器件，所述全部器件至少包括所述第一器件和位于对应的路径终点的第二器件；基于所述多条电路路径、所述第一逻辑器件集合和所述多个关键路径器件集合，确定所述每个路径终点对应的第二逻辑器件集合和第三逻辑器件集合。