[发明专利]一种动态降低FPGA功耗的方法及系统

说明书

本发明提供了一种动态降低FPGA功耗的方法及系统，该方法通过获取并判断FPGA中所有互联接口链路的状态，控制处于异常状态的互联接口链路对应的收发器关闭。本发明利用了FPGA收发器的下电控制端口，以简单、有效的方法达到动态降低FPGA功耗的目的，并且在功耗敏感的应用场景下更具意义。可以在不更换FPGA芯片、不改变程序的前提下，根据业务应用场景动态降低FPGA的功耗。

技术领域

本发明属于通信技术领域，具体涉及一种动态降低FPGA功耗的方法及系统。

背景技术

现有技术主要通过采用先进工艺的低功耗FPGA芯片、优化FPGA的逻辑设计等方式来降低FPGA的功耗，但是这些方式均需要投入大量资金和技术人员进行研发，并将导致FPGA复杂度的增加，并且更换FPGA芯片也使得系统成本增加。因此，其所能取得的降低FPGA功耗的效果与投入不成正比，无法很好地解决降低FPGA的功耗的问题。

发明内容

为了克服上述现有技术的缺陷，本发明提出了一种动态降低FPGA功耗的方法及系统，可以在不更换FPGA芯片、不改变程序的前提下，根据业务应用场景动态降低FPGA的功耗。

本发明实施例提出了一种动态降低FPGA功耗的方法，所述方法包括：

获取所述FPGA中所有互联接口链路对应的硬件状态；

判断各个互联接口链路处于工作状态或异常状态；

控制处于异常状态的互联接口链路对应的收发器关闭。

在一个具体实施例中，所述判断各个互联接口链路处于工作状态或异常状态，包括：若所述互联接口链路是处于异常状态，对所述FPGA的高速串行通信接口进行复位。

在一个具体实施例中，所述判断各个互联接口链路处于工作状态或异常状态，还包括：复位后再次获取所述FPGA中所有互联接口链路对应的硬件状态，再次判断各个互联接口链路处于工作状态或异常状态。

在一个具体实施例中，所述控制处于异常状态的互联接口链路对应的收发器关闭，包括：若复位前处于异常状态的所述互联接口链路，在复位后仍处于异常状态，控制处于异常状态的所述互联接口链路对应的收发器关闭。

在一个具体实施例中，所述控制处于异常状态的所述互联接口链路对应的收发器关闭，还包括：可根据所述FPGA的应用环境，决定是否需要关闭处于异常状态的所述互联接口链路对应的收发器。

本发明实施例还提出了一种动态降低FPGA功耗的系统，所述系统包括：

获取模块，用于获取所述FPGA中所有互联接口链路对应的硬件状态；

第一判断模块，用于判断各个互联接口链路处于工作状态或异常状态；

控制模块：用于控制处于异常状态的互联接口链路对应的收发器关闭。

在一个具体实施例中，所述系统还包括：复位模块，用于所述互联接口链路是处于异常状态时，对所述FPGA的高速串行通信接口进行复位。

在一个具体实施例中，所述系统还包括：第二获取模块，用于复位后再次获取所述FPGA中所有互联接口链路对应的硬件状态；第二判断模块，用于再次判断各个互联接口链路处于工作状态或异常状态。

在一个具体实施例中，所述系统还包括：控制模块，用于复位前处于异常状态的所述互联接口链路，在复位后仍处于异常状态时，控制处于异常状态的所述互联接口链路对应的收发器关闭。

在一个具体实施例中，所述系统还包括：第三判断模块，用于根据所述FPGA的应用环境，决定是否需要关闭处于异常状态的所述互联接口链路对应的收发器。