[发明专利]动态随机存取存储器系统通信架构

说明书

本发明提供一种动态随机存取存储器系统通信架构，基于双倍速率同步动态随机存储器标准，包括：动态随机存取存储器芯片组、数据输入输出开关电路、内存控制器，其中，数据输入输出开关电路为用于控制动态随机存取存储器芯片组中每一个动态随机存取存储器芯片的数据输入输出选择信号和数据输入输出信号方向的开关阵列，开关阵列用于调整移相器；内存控制器用于通过不同的片选信号独立控制每一个动态随机存取存储器芯片，以实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动；内存控制器用于控制数据输入输出开关电路的开关阵列，以便建立不同芯片之间的数据通路。

技术领域

本领域涉及通信领域，尤其地，涉及一种基于双倍速率同步动态随机存储器(DDR)标准的动态随机存取存储器(DRAM)系统通信架构。

背景技术

随着大数据、人工智能时代的到来，数据的存储和移动逐渐成为现有计算系统的瓶颈。内存和CPU之间的通信主要是通过很长的板级总线作为媒介，这种方式会带来巨大的延时和能量开销，在一些特殊场景，例如，fork system call(分叉系统调用)、mysql(关系型数据库管理系统)和shell script(脚本)等，其中存在大量的数据复制和初始化清零操作。

目前，对于数据复制、移动及初始化清零等操作的做法，如图1所示，一般是先由CPU执行LOAD指令，给内存控制器MC(Memory Controller)发送读请求把数据从源地址读到CPU寄存器中，然后再通过执行STORE指令，把数据再通过板级数据总线给存回内存目的地址。但是在这个情景下，CPU并不处理数据，只是相当于一个数据的搬运工，这严重浪费了有限的板级总线带宽以及能量，并占用了CPU的资源，加剧了内存和CPU的“内存墙”问题。

发明内容

有鉴于此，本发明提供了一种动态随机存取存储器系统通信架构，其基于双倍速率同步动态随机存储器标准，不需要对现有的动态随机存取存储器芯片做出任何修改并且可以实现并行的数据通信，以较小的硬件开销就可以明显的提升动态随机存取存储器系统片间通信的效率且减少了能耗。

为了实现上述目的，本发明提供的一种动态随机存取存储器系统通信架构，系统通信架构基于双倍速率同步动态随机存储器标准，系统通信架构包括：动态随机存取存储器芯片组、数据输入输出开关电路、内存控制器，其中，数据输入输出开关电路为用于控制动态随机存取存储器芯片组中每一个动态随机存取存储器芯片的数据输入输出选择信号和数据输入输出信号方向的开关阵列，开关阵列用于调整移相器，以便调整动态随机存取存储器写状态的数据输入输出选择信号相位和数据输入输出信号相位；内存控制器用于通过不同的片选信号独立控制每一个动态随机存取存储器芯片，以实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动；内存控制器用于控制数据输入输出开关电路的开关阵列，以便建立不同动态随机存取存储器芯片之间的数据通路。

根据本发明的实施例，该系统通信架构还包括：外围电路部分，外围电路部分包括片选信号译码器，片选信号译码器便于内存控制器控制不同的动态随机存取存储器芯片。

根据本发明的实施例，其中，数据输入输出开关电路用于建立内存控制器到动态随机存取存储器芯片的数据通路和动态随机存取存储器芯片之间数据输入输出信号的数据通路。

根据本发明的实施例，其中，移相器设置于数据输入输出开关电路内部，用于连接两个动态随机存取存储器芯片的数据输入输出选择信号端口，使得读芯片的数据输入输出选择信号相位后移90°后作为输入信号送至写芯片的数据输入输出选择信号端口。

根据本发明的实施例，其中，动态随机存取存储器芯片组中动态随机存取存储器芯片包括以下一种：DDR2、DDR3、DDR4，其中，DDR表征双倍速率同步动态随机存储器。