[发明专利]一种基于磁性随机存储器的近存稀疏向量乘法器

说明书

本发明公开了一种基于磁性随机存储器(MRAM)的近存稀疏向量乘法器，属于集成电路设计领域，包括稀疏标志生成器、输入单元、控制器、近存乘累加器、近存处理单元、核心存储阵列、缓存存储阵列、灵敏放大器与移位加法器树。该发明具备实现2个有符号整数向量乘法计算和自动跳过零向量的功能。MRAM自身具有非易失、极低待机功耗的特性，同时引入稀疏标志位并在存储器的输出端进行计算，分别减少数据转移功耗与翻转功耗。相比传统冯诺依曼架构的神经网络加速器，本发明有效提升向量乘法的计算能效。

技术领域

本发明涉及集成电路领域，尤其是一种基于磁性随机存储器的近存稀疏向量乘法器。

背景技术

近年来，神经网络在计算机视觉、自然语言处理等领域大放异彩，引领了新一轮人工智能热潮。神经网络由具有不同功能的层级构成，目前主流设计中包含了：卷积计算层、全连接计算层、激活函数层、归一化层、注意力层等。在应用过程中，其核心计算过程可抽象为向量相乘的形式，如公式(1)所示：

其中为输入或者每一层计算后的结果，在整个网络计算流程中将不断变化，为固定的权重，不发生变化。

目前为了有效地减少硬件资源的消耗，尤其是在嵌入式移动设备中，一种思路是使用量化的方法将激活值与权重从32位浮点数变为8位整数，在不损失应用表现的情况下，大幅度减少存储需求，数据计算量，从而提升能效。另一种思路是利用激活值或权重的稀疏特性，如下例子所示：显然，对于向量而言，前四个元素与任何向量相乘结果都为0，因此跳过零向量的乘法能有效减少功耗。目前对于稀疏向量的乘法，多采用读出数据后进行判断的方法，虽然能够减少计算功耗，但仍需要进行访存，考虑到每个元素占据8个比特的位宽，访存功耗也占据主导因素，因此该方法仍有优化空间。

在传统的冯·诺伊曼架构中，存储器和计算单元相互独立，当需要执行计算操作时，需要将数据传输到计算单元的缓存中，该缓存通常由静态随机存储器 (SRAM)或者触发器(Flip-Flop)组成，随后再将结果传输到存储器中，该方法需要消耗大量的数据转移以及缓存更新的能量。近存计算(Near Memory Computing，NMC)打破传统冯·诺伊曼架构，将计算电路与存储器连为一体，大大降低了数据转移与访存功耗。由于NMC通常采用存储阵列配合数字处理单元，能够保证计算精度，但进一步减少二者电路的能耗是NMC架构中的关键挑战。大多数NMC技术基于动态随机存储器(DRAM)或者闪存(FLASH)，DRAM 需要频繁地进行刷新操作才能维持数据，FLASH访存速度较慢，在面对具有大量数据计算的神经网络应用中存在短板。而新型非易失存储MRAM，可以在断电状态下保存数据，极大的减少了数据维持功耗与漏电功耗，并且其较快的访存速度满足神经网络的计算需求，因此基于MRAM的近存稀疏向量乘法器相较于其他NMC技术拥有很大的优势。

发明内容

技术问题：针对现有技术中的上述不足之处，本发明公开了一种基于磁性随机存储器(MRAM)的近存稀疏向量乘法器，在写入数据的同时额外写入一位标志位，并且通过近存处理单元利用稀疏标志位信息跳过访存与计算过程，实现近存稀疏向量乘法。在电路结构，网络结构方面对该乘法器进行功耗上的优化，解决了现有NMC技术的速度慢能耗大的问题。

技术方案：本发明的一种基于磁性随机存储器的近存稀疏向量乘法器，包括稀疏标志生成器、输入单元、近存乘累加器和控制器；

稀疏标志生成器与输入单元连接，稀疏标志生成器通过逻辑电路判断输入数据是否为0，生成稀疏标志位，并且将该数据与稀疏标志位传入输入单元；所述输入数据包括权重向量和激活向量；

输入单元与近存乘累加器连接，近存乘累加器接收来自输入单元的数据并进行近存乘累加计算，在近存乘累加计算过程中跳过零向量的访存和计算；

所述控制器分别与稀疏标志生成器、输入单元和近存乘累加器连接，控制器用于控制稀疏标志生成器、输入单元和近存乘累加器功能的实现、以及生成地址信号，用于数据的读取和存储。