[发明专利]基于多通路独立AXI总线的RLDRAM3控制器

说明书

本发明提供了一种基于多通路独立AXI总线的RLDRAM3控制器，控制模块通过AXI‑LITE接口连接FPGA片上微处理器，对RLDRAM3控制器进行控制；用户访问模块提供用户访问接口，提供用户数据读写；大数据交互模块基于用户访问模块初始优先级及二级缓存中积压数据量进行实时优先级调整，从用户访问模块中取出读写指令队列内容，并根据地址内容发送至物理层模块进行数据交互；物理层模块完成复位链路初始化控制、对RLDRAM3芯片DDR模式读写总线时序编解码、地址控制总线的时序控制。本发明支持多个AXI主设备同时访问RLDRAM3芯片的功能，保证各主设备数据正确性，解决缓存一致性问题。

技术领域

本发明涉及通信领域，具体地，涉及一种基于多通路独立AXI总线的RLDRAM3控制器。

背景技术

现有的RLDRAM控制器没有集成RLDRAM3物理层控制器，并且无法支持多通道的用户访问，无法实现优先级调整和缓存的一致性。

专利文献为CN101916227A的发明专利公开了一种RLDRAM SIO存储器访问控制方法和装置，对输入的读写命令进行地址解析和分开保存,并对分开保存的读写命令进行统一排序得到操作命令队列,同时将输入的数据包解析成子数据片；输出子数据片以及操作命令队列中的读写命令到RLDRAM SIO存储器。该装置包括:输入操作控制模块、缓存模块和输出操作控制模块。本发明在现有IP核基础上对读写操作的访问地址进行了优化,并且合理安排存储器的读、写命令发送顺序,使读写操作达到带宽的高效利用,大幅度提高RLDRAMSIO存储器带宽利用率。但是上述方案仅支持RLDRAM芯片，而非新一代基于DDR技术最快速率76.8Gb/s的RLDRAM3芯片；该方案基于现有RLDRAM控制器IP核完成读写操作的优化，没有集成RLDRAM3物理层控制器；该方案不支持多通道AXI总线接口、不支持缓存一致性、不支持优先级调整。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于多通路独立AXI总线的RLDRAM3控制器。

根据本发明提供的一种基于多通路独立AXI总线的RLDRAM3控制器，包括控制模块、用户访问模块、大数据交互模块以及物理层模块，其中：

控制模块通过AXI-LITE接口连接FPGA片上微处理器，对RLDRAM3控制器进行控制；

用户访问模块提供用户访问接口，提供用户数据读写；

大数据交互模块基于用户访问模块初始优先级及二级缓存中积压数据量进行实时优先级调整，从用户访问模块中取出读写指令队列内容，并根据地址内容发送至物理层模块进行数据交互；

物理层模块完成复位链路初始化控制、对RLDRAM3芯片DDR模式读写总线时序编解码、地址控制总线的时序控制。

优选地，物理层模块支持两个DLRAM3芯片的读写控制。

优选地，控制模块对RLDRAM3控制器的控制包括物理层模块初始化控制、物理层模块时序控制、物理层模块连接芯片配置、用户访问接口访问RLDRAM3地址空间划分控制、初始优先级控制、burst模式控制、读数据二级缓存控制，写数据二级缓存控制。

优选地，用户访问模块提供最多8通道AXI-FULL用户访问接口。

优选地，各通道配16KB读数据二级缓存RAM及读指令队列、16KB写数据缓二级缓存RAM及写指令队列。

优选地，每个通道设置有独立空间地址保护。

优选地，每个通道通过AXI总线外接设备。

优选地，用户访问模块中用户读数据时：先发查询读指令队列内容，若二级缓存内已经存在该想要地址内容则直接通过AXI-FULL读取数据，若读指令队列中无此地址空间内容，则需从SDRAM3中取出放入读数据二级缓存中，供用户读取。