[发明专利]一种基于FPGA平台的精确时间同步方法

权利要求书

1.一种基于FPGA平台的精确时间同步系统，该精确时间同步系统基于IEEE802.3/Ethernet的PTP协议，其特征在于，包括：主系统FPGA、从系统FPGA；

其中，所述主系统FPGA依次双向连接主系统物理层芯片PHY、主系统RJ45接口；从系统FPGA依次双向连接从系统物理层芯片PHY、从系统RJ45接口；所述主系统RJ45接口与从系统RJ45接口相互连接双向交互数据；

所述主系统FPGA包括主系统发送模块、主系统接收模块、主系统本地时钟模块、第一CRC校验模块、第二CRC校验模块；其中，所述主系统发送模块分别与第一CRC校验模块和主系统本地时钟模块连接，所述主系统接收模块分别与第二CRC校验模块和主系统本地时钟模块连接；

所述从系统FPGA包括从系统发送模块、从系统接收模块、从系统本地时钟模块、第三CRC校验模块、第四CRC校验模块以及偏移量计算和本地时钟补偿模块；所述从系统发送模块分别与第三CRC校验模块和从系统本地时钟模块连接，所述从系统接收模块分别与第四CRC校验模块和从系统本地时钟模块连接；所述从系统本地时钟模块与所述偏移量计算和本地时钟补偿模块连接；

所述第一CRC校验模块、第二CRC校验模块、第三CRC校验模块、第四CRC校验模块为相同型号，在发送报文时，以报文头和报文数据为校验对象生成32位CRC校验码；在接收报文时，以接收到的报文头、报文数据和32位校验码为校验对象，校验帧数据传输是否正常。

2.根据权利要求1所述的精确时间同步系统，其特征在于，所述主系统发送模块周期性产生同步脉冲开启同步算法，依次发送sync报文和follow_up报文，收到delay_req报文后开始发送delay_resp报文；若在一定时间内未接收delay_req报文，则同步周期内发生错误，发送状态机返回至Idle，等待下一次同步开始；所述从系统发送模块等待主系统发送的follow_up报文，接收到该报文后开始发送delay_req报文。

3.根据权利要求2所述的精确时间同步系统，其特征在于，所述主系统接收模块等待接收delay_req报文，在所述接收状态机的任何一个状态接收数据错误或未接受到数据均返回Idle；所述从系统接收模块依次接收到sync、follow_up以及delay_resp报文，在所述接收状态机的任何一个状态接收数据错误或未接受到数据均返回Idle。

4.根据权利要求1所述的精确时间同步系统，其特征在于，所述主系统本地时钟模块、从系统本地时钟模块负责系统的输入提供、本地系统的计时和时间戳的产生。

5.根据权利要求1所述的精确时间同步系统，其特征在于，所述偏移量计算和本地时钟补偿模块用于实现系统的自我补偿，本地时钟补偿依照偏移量去调整本地时钟模块中的计时周期。

6.一种应用根据权利要求1-5任一所述的精确时间同步系统进行精确时间补偿的方法，其特征在于，包括以下步骤：

步骤1、主系统FPGA发送sync报文给从系统FPGA，并记录sync报文离开主系统的时间戳t₀；从系统FPGA接收到来自主系统的sync报文，并记录sync报文到达从系统FPGA的时间戳t₁；

步骤2、主系统FPGA发送携带时间戳t₀的follow_up报文给从系统FPGA，从系统FPGA收到follow_up报文并获取了时间戳t₀；

步骤3、从系统FPGA发送delay_req报文给主系统FPGA，并记录delay_req报文离开从系统FPGA的时间戳t₂；主系统FPGA收到来自从系统FPGA的delay_req报文，并记录delay_req报文到达主系统FPGA的时间戳t₃；

步骤4、主系统FPGA发送携带时间戳t₃的delay_resp报文给从系统FPGA，从系统FPGA收到该报文并获取了时间戳t₃；

t₀、t₁、t₂以及t₃满足如式(1)、式(2)的关系：

t₁-t₀＝Delay+Offset (1)，

t₃–t₂＝Delay–Offset (2)，

其中，Delay表示主从系统之间的时间偏移量，Offset表示时间补偿量；

从系统FPGA的偏移量计算和本地时钟补偿模块根据式(1)、(2)计算出从系统FPGA相对主系统FPGA的时间偏移量，通过本地时钟补偿依照偏移量去调整从系统本地时钟模块中的计时周期。