[发明专利]一种欠压锁定电路

说明书

一种欠压锁定电路，其中，所述电路包括分压锁定单元、反馈锁定单元和反相级联单元；其中，所述分压锁定单元，与带隙基准源电路、电源电压、所述反馈锁定单元和所述反相级联单元连接，用于基于电源电压和所述分压锁定单元中次级电流源的电压实现分压，并将分压信号输入至所述反相级联单元中；所述反馈锁定单元，分别与所述分压锁定单元、反相级联单元连接，用于提供滞回信号以稳定所述分压信号；所述反相级联单元，整形并放大稳定后的所述分压信号，以基于所述分压信号生成欠压锁定输出。本发明方法适用于功耗低、面积小的芯片，扩大了UVLO电路的利用范围。

技术领域

本发明涉及集成电路，更具体地，涉及一种欠压锁定电路。

背景技术

目前，当芯片的电源电压低于额定电压时，芯片的输出端会处于异常状态。通常，可以通过增加欠压锁定(UVLO，Under Voltage Lock-out)电路，当识别到芯片的电源电压低于一个设定阈值时，将输出端锁定，从而确保了电路不会发生误动作的现象。

然而，现有技术中的欠压锁定电路，通常是采用分压电阻对电源电压进行分压，并将分压后得到的电压与基准电压进行比较。当分压大于基准电压时，UVLO电路会处于正常工作状态，当分压小于基准电压时，UVLO电路就会执行锁定功能。在这类电路中，由于采用了电阻进行分压，这使得芯片的版图面积难以减小，同时电阻又浪费了大量功耗，电源效率难以降低。

因此，亟需一种新的欠压锁定电路。

发明内容

为解决现有技术中存在的不足，本发明的目的在于，提供一种欠压锁定电路，通过PMOS管和次级电流源实现分压以及基本的欠压锁定逻辑。

本发明采用如下的技术方案。

本发明中涉及一种欠压锁定电路，电路包括分压锁定单元、反馈锁定单元和反相级联单元；其中，分压锁定单元，与带隙基准源电路、电源电压、反馈锁定单元和反相级联单元连接，用于基于电源电压和分压锁定单元中次级电流源的电压实现分压，并将分压信号输入至反相级联单元中；反馈锁定单元，分别与分压锁定单元、反相级联单元连接，用于提供滞回信号以稳定分压信号；反相级联单元，整形并放大稳定后的分压信号，以基于分压信号生成欠压锁定输出。

优选地，分压锁定单元包括PMOS管和次级电流源；其中，PMOS管，基于来自带隙基准源的参考电压和电源电压的比较，实现截止或导通状态；次级电流源，基于其所生成的电压和电源电压的比较，实现分压信号的输出。

优选地，PMOS管的栅极与带隙基准源电路连接，接收来自带隙基准源电路的参考电压V_ref；PMOS管的源极与电源电压连接，接收电源电压；PMOS管的漏极与次级电流源同时连接到锁定单元中。

优选地，次级电流源，一端接地，另一端与PMOS管的漏极、锁定单元的输入端分别连接。

优选地，反馈锁定单元包括NMOS管；其中，NMOS管，基于反相级联单元中第一反相放大器输出的锁定信号实现截止或导通状态；在处于导通状态时，NMOS管与次级电流源一同拉低来自分压锁定单元的分压信号的电位，以确保欠压锁定输出为闭锁信号；在处于截止时，次级电流源独自拉低分压锁定单元的分压信号的电位，用以设定欠压锁定输出的门限电压。

优选地，NMOS管的漏极分别与分压锁定单元的输出端、第一反相放大器的输入端连接；NMOS管的栅极分别与第一反相放大器的输出端、第二反相放大器输入端的连接；NMOS管的源极接地。

优选地，反相级联单元包括第一反相放大器和第二反相放大器；其中，第一反相放大器和第二反相放大器串联，第一反相放大器的输入端作为所述反相级联单元的输入端，第二反相放大器的输出端作为所述反相级联单元的输出端。