[发明专利]用于形成三维存储器件的方法

说明书

公开了3D存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。依次形成处于衬底上的牺牲层、处于牺牲层上的具有N阱的P型掺杂半导体层以及处于P型掺杂半导体层上的电介质堆叠体。形成垂直地延伸穿过电介质堆叠体和P型掺杂半导体层的沟道结构。利用存储堆叠体代替电介质堆叠体，使得沟道结构垂直地延伸穿过存储堆叠体和P型掺杂半导体层。去除衬底和牺牲层，以暴露沟道结构的末端。利用半导体插塞代替沟道结构的与P型掺杂半导体层邻接的部分。

技术领域

本公开的实施例涉及三维(3D)存储器件及其制作方法。

背景技术

通过改进工艺技术、电路设计、程序算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，并且成本更加高昂。因此，针对平面存储单元的存储密度接近上限。

3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。

发明内容

本文公开了3D存储器件及其形成方法的实施例。

在一个示例中，公开了一种用于形成3D存储器件的方法。依次形成处于衬底上的牺牲层、处于牺牲层上的具有N阱的P型掺杂半导体层以及处于P型掺杂半导体层上的电介质堆叠体。形成垂直地延伸穿过电介质堆叠体和P型掺杂半导体层的沟道结构。利用存储堆叠体代替电介质堆叠体，使得沟道结构垂直地延伸穿过存储堆叠体和P型掺杂半导体层。去除衬底和牺牲层，以暴露沟道结构的末端。利用半导体插塞代替沟道结构的与P型掺杂半导体层邻接的部分。

在另一示例中，公开了一种用于形成3D存储器件的方法。利用P型掺杂剂对绝缘体上硅(SOI)晶圆的器件层进行掺杂，所述SOI晶圆包括操纵层、掩埋的氧化物层和器件层。利用N型掺杂剂对掺杂的器件层的部分进行掺杂，以在掺杂的器件层中形成N阱。在SOI晶圆的掺杂的器件层上形成电介质堆叠体。形成垂直地延伸穿过电介质堆叠体和掺杂的器件层的沟道结构。利用存储堆叠体代替电介质堆叠体，使得沟道结构垂直地延伸穿过存储堆叠体和掺杂的器件层。去除SOI晶圆的操纵层和掩埋的氧化物层，以暴露沟道结构的末端。利用半导体插塞代替沟道结构的与掺杂的器件层邻接的部分。

在又一示例中，公开了一种用于形成3D存储器件的方法。形成处于第一衬底上的外围电路。在第二衬底以上形成垂直地延伸穿过存储堆叠体和具有N阱的P型掺杂半导体层的沟道结构。将第一衬底和第二衬底按照面对面方式键合，使得存储堆叠体处于外围电路以上。去除第二衬底，以暴露沟道结构的上端。利用半导体插塞代替沟道结构的与P型掺杂半导体层邻接的部分。

附图说明

被并入本文并形成说明书的部分的附图例示了本公开的实施例并且与说明书一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些实施例的示例性3D存储器件的截面的侧视图。

图2示出了根据本公开的一些实施例的另一示例性3D存储器件的截面的侧视图。

图3A–3N示出了根据本公开的一些实施例的用于形成示例性3D存储器件的制作工艺。

图4A-4O示出了根据本公开的一些实施例的用于形成另一示例性3D存储器件的制作工艺。

图5A示出了根据本公开的一些实施例的用于形成示例性3D存储器件的方法的流程图。

图5B示出了根据本公开的一些实施例的用于形成示例性3D存储器件的另一方法的流程图。

图6A示出了根据本公开的一些实施例的用于形成另一示例性3D存储器件的方法的流程图。

图6B示出了根据本公开的一些实施例的用于形成另一示例性3D存储器件的另一方法的流程图。