[发明专利]一种数字示波器及采样时刻失配的校正方法

权利要求书

1.一种数字示波器，其特征在于，包括：

信号输入端，用于获取外部输入的信号；

衰减网络，连接于所述信号输入端，用于对输入衰减网络的信号进行衰减处理；

阻抗变换网络，连接于所述衰减网络，用于对输入阻抗变换网络的信号进行调理和阻抗变换处理；

可调增益放大器，连接于所述阻抗变换网络，用于对输入可调增益放大器的信号进行放大；

时间交织模数转换器，连接于所述可调增益放大器，所述时间交织模数转换器包括参考通道和至少一个待校正通道，用于对输入时间交织模数转换器的信号进行采集量化并输出码字值；

FPGA处理器，连接于所述时间交织模数转换器，用于对所述时间交织模数转换器输出的码字值进行频谱变换，获得频谱变换结果；

采样时钟发生电路，用于输出初始采样时钟信号；

相位调整电路，连接于所述采样时钟发生电路和所述时间交织模数转换器之间，用于储存每个待校正通道相对于参考通道采样时刻的多个预设采样延迟值；还用于根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号；

中央处理器，连接于所述可调增益放大器和所述FPGA处理器之间，用于控制向所述时间交织模数转换器输入正弦波信号；所述中央处理器还控制所述采样时钟发生电路输出初始采样时钟信号，并控制所述相位调整电路根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至所述中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；所述中央处理器还根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；所述中央处理器还将所述各个待校正通道的最优采样延迟值配置到所述相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。

2.如权利要求1所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器根据各个频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；

所述中央处理器将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；

所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。

3.如权利要求2所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；

所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值。

4.如权利要求3所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器计算各个待校正通道的校正多项式对应的求导式为0时的实数根；

所述中央处理器将各个待校正通道的校正多项式对应的求导式为0时的实数根，代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；

所述中央处理器将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；

所述中央处理器获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。