[发明专利]数字滤波器及全数字时钟数据恢复电路

说明书

本发明提供了一种数字滤波器及全数字时钟数据恢复电路，其中数字滤波器包括用于将输入的待补偿数字输入数据拆分为高位数据、第一低位数据和第二低位数据，并对高位数据进行频率积分处理的频率积分器，用于依次对输入的第一低位数据进行累加处理和量化处理的一阶sigma‑delta补偿电路，以及用于对输入的频率积分处理后的所述高位数据以及累加处理和量化处理后的所述第一低位数据进行全加处理，得到全加数据的全加器，通过采用一阶sigma‑delta补偿电路对原本舍弃的部分低位数据进行处理，既减少数字滤波器中积分路径所需的数据位数，减轻数字滤波器设计难度，又拓展了累加器的位数，从而降低了数字滤波器的设计难度和功耗，提高了数字滤波器的工作频率。

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种数字滤波器及全数字时钟数据恢复电路。

背景技术

高速串行链路系统的发展更加注重如何设计低功耗低成本的时钟数据恢复电路(CDR)，CDR的性能直接影响整个链路系统的通信质量的好坏。相比于PLL型CDR，注入锁定型CDR，过采样型CDR等结构，在发送接收系统中使用非常广泛的是相位插值型的CDR(I-CDR)，利用反馈进行相位跟踪和调整。它最大的优势是拥有较简单的整体结构，没有模拟滤波器，面积上小许多，可以采用全数字的方式实现，便于工艺的迁移，抗PVT能力强。

一般采用二阶的数字滤波器，因为它能消除频率偏差，其中，模拟锁相环结构的CDR环路延时非常小，可以忽略，但全数字的时钟数据恢复系统的延时比较大不能忽略，这段延时包括多数投票器的表决时间，数字滤波器的工作时间，相位插值器控制信号的译码时间等等，环路延时的总和用Z^-Nd来表示，环路延时会增大CDR系统的追踪抖动，恶化系统稳定性。另外一个问题是，为了实现数字滤波器中的小数增益，通常采取舍弃输出端的低位数据，舍掉的低D位被称作抖动位，只取高N-D位数据，来产生2^-D增益，但这样就存在量化相位误差，增加了输出时钟的抖动，严重的会导致极限环。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数字滤波器及全数字时钟数据恢复电路，用于解决相关技术中的延时较大、CDR系统的追踪抖动较大、系统稳定性较差、存在量化相位误差、可能导致极限环的技术问题。

为实现上述目的及其他相关目的，本发明提供一种数字滤波器，包括：

频率积分器，用于将输入的待补偿数字输入数据拆分为高位数据、第一低位数据和第二低位数据，并对所述高位数据进行频率积分处理；

一阶sigma-delta补偿电路，依次对输入的所述第一低位数据进行累加处理和量化处理，所述第一低位数据的位数多于量化处理后的第一低位数据的位数；

全加器，用于对输入的比例积分处理后的所述待补偿数字输入数据、频率积分处理后的所述高位数据以及累加处理和量化处理后的所述第一低位数据进行全加处理，得到全加数据；

所述全加器的输入端分别连接于所述频率积分器的第二输出端和所述一阶sigma-delta补偿电路的输出端，所述全加器的输出端连接于所述积分器的输入端，所述一阶sigma-delta补偿电路的输入端连接于所述频率积分器的第一输出端。

可选的，还包括：

比例积分器，用于对输入的所述待补偿数字输入数据进行比例积分处理；

积分器，用于对输入的所述全加数据进行积分处理，并输出积分处理后的所述全加数据；

所述比例积分器的输出端连接于所述全加器的输入端，所述积分器的输入端连接于所述全加器的输出端。

可选的，所述一阶sigma-delta补偿电路包括第一累加器和第一触发器；