[发明专利]后栅工艺中伪栅平坦化方法

说明书

本发明公开了一种后栅工艺中伪栅平坦化方法，包括：步骤一、在半导体衬底表面形成伪栅材料层，进行光刻定义同时定义出伪栅的形成区域以及栅极内沟槽的形成区域；步骤二、对伪栅材料层进行刻蚀同时形成伪栅和栅极内沟槽；步骤三、在栅极内沟槽的侧面形成研磨阻障层；步骤四、形成第零层层间膜；步骤五、进行化学机械研磨使第零层层间膜和伪栅表面相平以及将伪栅表面暴露，通过研磨阻障层并结合栅极内沟槽的布局实现对各伪栅的研磨负载的调节，化学机械研磨完成后各伪栅的高度均匀。本发明能使不同尺寸的伪栅的研磨负载均匀，伪栅内部的高度均匀性以及各不同尺寸的伪栅的高度均匀性都得到提高，能使器件的性能稳定并且能提高器件的可靠性。

技术领域

本发明涉及一种半导体集成电路制造方法，特别涉及一种后栅工艺中伪栅平坦化方法。

背景技术

随着器件尺寸的不断减小，对于32纳米以下特别是28nm以下工艺节点的高压(HV)COMS器件来说，以高介电常数(HK)栅介质-金属栅(MG)即HKMG制程成为发展的方向。目前有先栅(Gate-first)和后栅(Gate-last)HKMG技术，对于Gate-first技术，由于金属栅需要经历多道高温制程，会严重影响器件的性能和可靠性。相对于此，Gate-last技术可以有效的避免高温制程，有效的保证器件的性能和可靠性，但是赝栅结构平坦性成为了金属栅高度均匀性的关键步骤。

后栅工艺中，赝栅即伪栅平坦化工艺主要通过化学机械研磨(CMP)制程来实现，包括步骤：形成无定形硅即非晶硅(A-Si)赝栅，之后在通过其他制程形成氮化物侧墙，再沉积一层层间介质层，之后通过CMP来形成统一的无定形硅栅高度，保证后续金属栅的形成。

在CMOS集成电路制造中，HV CMOS器件通常和中压CMOS器件以及低压CMOS器件集成在一起，HV CMOS器件、中压CMOS器件和低压CMOS器件的形成区域分别为高压区、中压区和低压区，HV CMOS器件、中压CMOS器件和低压CMOS器件的阈值电压依次降低。其中，高压区和中压区中存在大尺寸的栅极，低压区则存在小尺寸图案，由于CMP对不同尺寸的图案的负载存在差异，相对于密集的小尺寸图案，大尺寸图案会导致高压/中压区的大尺寸赝栅高度远低于低压区如逻辑/存储器件区域的赝栅高度，从而导致后续金属栅高度统一性和完整性较差，进而导致不同器件的性能产生差异并影响可靠性，所以需要对赝栅高度的稳定性进行改善。如图1所示，是现有后栅工艺中伪栅平坦化方法的化学机械研磨完成后器件结构示意图；图1中，虚线AA左侧为低压区，虚线AA和虚线BB之间为中压区，虚线BB右侧为高压区，可以看出，完成标记102对应的CMP之后，各区域的伪栅101的高度不相同，且是伪栅101的尺寸越大，CMP后的高度越低，从低压区、中压区到高压区，伪栅101的高度会依次降低。

现有改进方法包括：

第一方面为改善CMP研磨液的选择性，研磨垫的硬度及增大压力来优化CMP对不同尺寸的图案(Pattern)负载(loading)问题，但不可避免的会引发刮痕(Scratch)以及颗粒(Particle等缺陷(defect)。

另一方面通过增加伪多晶硅(Dummy poly)来改变周围的环境来减少CMP产生的Pattern loading问题。

发明内容

本发明所要解决的技术问题是提供一种后栅工艺中伪栅平坦化方法，能使不同尺寸的伪栅的研磨负载均匀，使化学机械研磨后的大尺寸的伪栅各区域的高度均匀性以及各不同尺寸的伪栅的高度均匀性都得到提高，能使器件的性能稳定并且能提高器件的可靠性。

为解决上述技术问题，本发明提供的后栅工艺中伪栅平坦化方法包括如下步骤：

步骤一、在半导体衬底表面形成伪栅材料层，进行光刻定义同时定义出伪栅的形成区域以及栅极内沟槽的形成区域，伪栅的长度为沿沟道长度方向上的尺寸，所述伪栅的长度大小包括多个，所述栅极内沟槽设置在长度大于第一设定值的所述伪栅中，所述栅极内沟槽的布局结构为使长度大于第一设定值的各所述伪栅内部各区域的研磨负载均匀以及使各所述伪栅之间的研磨负载均匀。